JPH0766400A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0766400A JPH0766400A JP23582093A JP23582093A JPH0766400A JP H0766400 A JPH0766400 A JP H0766400A JP 23582093 A JP23582093 A JP 23582093A JP 23582093 A JP23582093 A JP 23582093A JP H0766400 A JPH0766400 A JP H0766400A
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Abstract
(57)【要約】
【目的】 微細化及び高集積化の実現を可能とする高耐
圧半導体装置及びその製造方法を提供する。 【構成】 Ｐウェルの半導体基板１とゲート電極６との
間に介在するゲート酸化膜５は、ウエット熱酸化法によ
り、高濃度の不純物拡散領域３，３上にゲート長方向両
端部が、低濃度の不純物拡散領域２，２上に前記両端部
よりも薄い中央部が形成されている。ゲート長方向両端
部は、高濃度の不純物拡散領域３，３上に形成されたウ
エット熱酸化膜５２，５２のうち、ゲート電極６が形成
されていない部分を除去して形成される。
圧半導体装置及びその製造方法を提供する。 【構成】 Ｐウェルの半導体基板１とゲート電極６との
間に介在するゲート酸化膜５は、ウエット熱酸化法によ
り、高濃度の不純物拡散領域３，３上にゲート長方向両
端部が、低濃度の不純物拡散領域２，２上に前記両端部
よりも薄い中央部が形成されている。ゲート長方向両端
部は、高濃度の不純物拡散領域３，３上に形成されたウ
エット熱酸化膜５２，５２のうち、ゲート電極６が形成
されていない部分を除去して形成される。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧のＭＯＳ型半導
体装置及びその製造方法に関する。
体装置及びその製造方法に関する。
【０００２】
【従来の技術】図７は、従来のＭＯＳ型半導体装置の構
造を示す模式的断面図である。図中２１は半導体基板で
あり、半導体基板２１の表面にフィールド酸化膜２４，
２７，２７，２４が形成されている。フィールド酸化膜
２７，２７は素子分離膜であり、フィールド酸化膜２
４，２４に挟まれた半導体基板２１の表面に、ウエット
熱酸化法によりゲート酸化膜２５が形成されている。ゲ
ート酸化膜２５上にはゲート電極２６が、ゲート長方向
の両端をフィールド酸化膜２４，２４上にまで到らしめ
る態様で形成されている。
造を示す模式的断面図である。図中２１は半導体基板で
あり、半導体基板２１の表面にフィールド酸化膜２４，
２７，２７，２４が形成されている。フィールド酸化膜
２７，２７は素子分離膜であり、フィールド酸化膜２
４，２４に挟まれた半導体基板２１の表面に、ウエット
熱酸化法によりゲート酸化膜２５が形成されている。ゲ
ート酸化膜２５上にはゲート電極２６が、ゲート長方向
の両端をフィールド酸化膜２４，２４上にまで到らしめ
る態様で形成されている。
【０００３】そして、半導体基板２１の表面でフィール
ド酸化膜２４，２４両側には、高濃度不純物拡散領域２
３，２３がイオン注入により形成され、高濃度不純物拡
散領域２３及びフィールド酸化膜２４，２７の直下に低
濃度不純物拡散領域２２が形成されている。高濃度不純
物拡散領域２３，２３上にはソース・ドレイン電極２
８，２８が形成され、ゲート酸化膜２５直下をチャネル
領域にしている。
ド酸化膜２４，２４両側には、高濃度不純物拡散領域２
３，２３がイオン注入により形成され、高濃度不純物拡
散領域２３及びフィールド酸化膜２４，２７の直下に低
濃度不純物拡散領域２２が形成されている。高濃度不純
物拡散領域２３，２３上にはソース・ドレイン電極２
８，２８が形成され、ゲート酸化膜２５直下をチャネル
領域にしている。
【０００４】
【発明が解決しようとする課題】以上の如き構造のＭＯ
Ｓ型半導体装置は、半導体基板２１表面の不純物拡散領
域が、その中央部分よりもチャネル領域側を低濃度にし
ている。ＭＯＳ形半導体装置では、不純物拡散領域の電
界強度が高い場合にソース・ドレイン耐圧が低くなるこ
とが知られており、上述したように高濃度及び低濃度不
純物拡散領域を形成して、その濃度勾配を緩やかにする
ことにより、ソース・ドレイン耐圧を高めている。ま
た、この半導体装置は、ゲート酸化膜のゲート長方向両
端をフィールド酸化膜で形成している。ＭＯＳ形半導体
装置のゲート耐圧は、ゲート酸化膜のゲート長方向両端
部で最も低いために、ゲート酸化膜の両端部の厚みを厚
くすることにより、ゲート耐圧を高めている。
Ｓ型半導体装置は、半導体基板２１表面の不純物拡散領
域が、その中央部分よりもチャネル領域側を低濃度にし
ている。ＭＯＳ形半導体装置では、不純物拡散領域の電
界強度が高い場合にソース・ドレイン耐圧が低くなるこ
とが知られており、上述したように高濃度及び低濃度不
純物拡散領域を形成して、その濃度勾配を緩やかにする
ことにより、ソース・ドレイン耐圧を高めている。ま
た、この半導体装置は、ゲート酸化膜のゲート長方向両
端をフィールド酸化膜で形成している。ＭＯＳ形半導体
装置のゲート耐圧は、ゲート酸化膜のゲート長方向両端
部で最も低いために、ゲート酸化膜の両端部の厚みを厚
くすることにより、ゲート耐圧を高めている。
【０００５】このような高耐圧性能を有するＭＯＳ型半
導体装置は、ゲート酸化膜の両端部をフィールド酸化膜
２４，２４で形成しているので、ゲート電極２６が形成
されていないフィールド酸化膜２４，２４の領域のため
に、素子形成領域を広く必要とし、集積度が低いという
問題があった。
導体装置は、ゲート酸化膜の両端部をフィールド酸化膜
２４，２４で形成しているので、ゲート電極２６が形成
されていないフィールド酸化膜２４，２４の領域のため
に、素子形成領域を広く必要とし、集積度が低いという
問題があった。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、ゲート長方向両端部分が中央部分よりも厚い
ゲート酸化膜を不純物濃度に応じた厚みで形成すること
により、微細化及び高集積化の実現を可能とする高耐圧
性能を有する半導体装置及びその製造方法を提供するこ
とを目的とする。
のであり、ゲート長方向両端部分が中央部分よりも厚い
ゲート酸化膜を不純物濃度に応じた厚みで形成すること
により、微細化及び高集積化の実現を可能とする高耐圧
性能を有する半導体装置及びその製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板とゲート電極との間に、ゲート長方向の
両端部よりも中央部が薄いゲート酸化膜を介在させ、該
ゲート酸化膜直下のチャネル領域の両側に、前記半導体
基板の表面で、チャネル領域側の部分をソース・ドレイ
ン電極直下の部分よりも低濃度にした不純物拡散領域を
有する半導体装置において、前記ゲート酸化膜が、この
直下に形成された前記不純物拡散領域の濃度に応じた厚
みを有することを特徴とする。
は、半導体基板とゲート電極との間に、ゲート長方向の
両端部よりも中央部が薄いゲート酸化膜を介在させ、該
ゲート酸化膜直下のチャネル領域の両側に、前記半導体
基板の表面で、チャネル領域側の部分をソース・ドレイ
ン電極直下の部分よりも低濃度にした不純物拡散領域を
有する半導体装置において、前記ゲート酸化膜が、この
直下に形成された前記不純物拡散領域の濃度に応じた厚
みを有することを特徴とする。
【０００８】本発明に係る半導体装置の製造方法は、半
導体基板とゲート電極との間に、ゲート長方向の両端部
よりも中央部が薄いゲート酸化膜を介在させ、該ゲート
酸化膜直下のチャネル領域の両側に、前記半導体基板の
表面で、チャネル領域側の部分をソース・ドレイン電極
直下の部分よりも低濃度にした不純物拡散領域を有する
半導体装置の製造方法において、前記ゲート電極を形成
すべき半導体基板上の領域にマスクを形成し、前記チャ
ネル領域の両側に前記不純物拡散領域を形成する工程
と、ウエット熱酸化法により前記不純物拡散領域及びチ
ャネル領域上にウエット熱酸化膜を形成する工程と、該
ウエット熱酸化膜上に前記ゲート電極を形成する工程と
を有することを特徴とする。
導体基板とゲート電極との間に、ゲート長方向の両端部
よりも中央部が薄いゲート酸化膜を介在させ、該ゲート
酸化膜直下のチャネル領域の両側に、前記半導体基板の
表面で、チャネル領域側の部分をソース・ドレイン電極
直下の部分よりも低濃度にした不純物拡散領域を有する
半導体装置の製造方法において、前記ゲート電極を形成
すべき半導体基板上の領域にマスクを形成し、前記チャ
ネル領域の両側に前記不純物拡散領域を形成する工程
と、ウエット熱酸化法により前記不純物拡散領域及びチ
ャネル領域上にウエット熱酸化膜を形成する工程と、該
ウエット熱酸化膜上に前記ゲート電極を形成する工程と
を有することを特徴とする。
【０００９】
【作用】本発明の半導体装置及びその製造方法では、ソ
ース・ドレイン耐圧を高めるために形成された高濃度の
不純物拡散領域及び低濃度の不純物拡散領域上に、夫々
厚みが異なるウエット熱酸化膜を形成している。ウエッ
ト熱酸化法では、高濃度の不純物拡散領域上に形成され
る酸化膜の方が、低濃度の不純物拡散領域上の酸化膜よ
りも厚く形成される傾向がある。これにより、不純物拡
散領域のチャネル領域側の低濃度の部分には薄いウエッ
ト熱酸化膜が形成され、これがゲート酸化膜の中央部と
なる。そして、不純物拡散領域のソース・ドレイン電極
直下の部分には厚いウエット熱酸化膜が形成され、形成
されたウエット熱酸化膜の所定の部分を残存させて除去
し、この残存部がゲート電極の両端部となる。このよう
に、ゲート電極が形成されていない厚いウエット熱酸化
膜の部分を除去することにより、ゲート酸化膜は従来よ
りも短縮され、素子領域は縮小される。
ース・ドレイン耐圧を高めるために形成された高濃度の
不純物拡散領域及び低濃度の不純物拡散領域上に、夫々
厚みが異なるウエット熱酸化膜を形成している。ウエッ
ト熱酸化法では、高濃度の不純物拡散領域上に形成され
る酸化膜の方が、低濃度の不純物拡散領域上の酸化膜よ
りも厚く形成される傾向がある。これにより、不純物拡
散領域のチャネル領域側の低濃度の部分には薄いウエッ
ト熱酸化膜が形成され、これがゲート酸化膜の中央部と
なる。そして、不純物拡散領域のソース・ドレイン電極
直下の部分には厚いウエット熱酸化膜が形成され、形成
されたウエット熱酸化膜の所定の部分を残存させて除去
し、この残存部がゲート電極の両端部となる。このよう
に、ゲート電極が形成されていない厚いウエット熱酸化
膜の部分を除去することにより、ゲート酸化膜は従来よ
りも短縮され、素子領域は縮小される。
【００１０】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図４は本発明のＭＯＳ型半導体装
置の構造を示す模式的断面図である。このＭＯＳ型半導
体装置はｎチャネル形であり、フィールド酸化膜７，７
により素子分離されたＰウェルの半導体基板１上に、ゲ
ート酸化膜５を介在させて、ゲート電極６が形成されて
いる。ゲート酸化膜５は、ウエット熱酸化膜５２，５
１，５２で形成されており、ゲート長方向両端部のウエ
ット熱酸化膜５２，５２が中央部のウエット熱酸化膜５
１よりも厚く形成されている。その厚みは、不純物濃度
に対応しており、不純物濃度が高くなるにつれて厚みが
厚くなっている。ゲート電極６及びフィールド酸化膜
７，７に挟まれた半導体基板１表面には、高濃度不純物
拡散領域３，３が形成され、高濃度不純物拡散領域３，
３直下から、半導体基板１のゲート電極６直下の領域即
ちチャネル領域表面にまで延在させて低濃度不純物拡散
領域２，２が形成されている。そして、高濃度不純物拡
散領域３，３上にソース・ドレイン電極３１，３１が形
成されている。
き具体的に説明する。図４は本発明のＭＯＳ型半導体装
置の構造を示す模式的断面図である。このＭＯＳ型半導
体装置はｎチャネル形であり、フィールド酸化膜７，７
により素子分離されたＰウェルの半導体基板１上に、ゲ
ート酸化膜５を介在させて、ゲート電極６が形成されて
いる。ゲート酸化膜５は、ウエット熱酸化膜５２，５
１，５２で形成されており、ゲート長方向両端部のウエ
ット熱酸化膜５２，５２が中央部のウエット熱酸化膜５
１よりも厚く形成されている。その厚みは、不純物濃度
に対応しており、不純物濃度が高くなるにつれて厚みが
厚くなっている。ゲート電極６及びフィールド酸化膜
７，７に挟まれた半導体基板１表面には、高濃度不純物
拡散領域３，３が形成され、高濃度不純物拡散領域３，
３直下から、半導体基板１のゲート電極６直下の領域即
ちチャネル領域表面にまで延在させて低濃度不純物拡散
領域２，２が形成されている。そして、高濃度不純物拡
散領域３，３上にソース・ドレイン電極３１，３１が形
成されている。
【００１１】このような構造のＭＯＳ型半導体装置を製
造する方法を以下に説明する。図１〜図４は本発明のＭ
ＯＳ型半導体装置の製造段階における構造を示す模式的
断面図である。本発明のＭＯＳ型半導体装置を製造する
方法は、まず、図１に示すように、Ｐウェルの半導体基
板１上に酸化膜１１を熱酸化により成長させる。そし
て、チャネル領域及びフィールド酸化膜を形成すべき領
域の上にフォトレジスト８，８，８を形成する。フォト
レジスト８，８，８をマスクにして、低濃度不純物拡散
層形成のための31Ｐ+ を 1.0×1013〜 3.0×1013cm-2程
度で注入し、さらに高濃度不純物拡散層形成のための75
Ａｓ+ を 1.0×1015〜 5.0×1015cm-2程度で注入する。
このとき、31Ｐ+ は75Ａｓ+ よりも半導体基板１に深く
注入される。
造する方法を以下に説明する。図１〜図４は本発明のＭ
ＯＳ型半導体装置の製造段階における構造を示す模式的
断面図である。本発明のＭＯＳ型半導体装置を製造する
方法は、まず、図１に示すように、Ｐウェルの半導体基
板１上に酸化膜１１を熱酸化により成長させる。そし
て、チャネル領域及びフィールド酸化膜を形成すべき領
域の上にフォトレジスト８，８，８を形成する。フォト
レジスト８，８，８をマスクにして、低濃度不純物拡散
層形成のための31Ｐ+ を 1.0×1013〜 3.0×1013cm-2程
度で注入し、さらに高濃度不純物拡散層形成のための75
Ａｓ+ を 1.0×1015〜 5.0×1015cm-2程度で注入する。
このとき、31Ｐ+ は75Ａｓ+ よりも半導体基板１に深く
注入される。
【００１２】次に図２に示すように、フォトレジスト
８，８，８を除去し、ＬＯＣＯＳ形成法により、素子分
離のためのフィールド酸化膜７，７を選択的に形成す
る。このＬＯＣＯＳ形成法の酸化工程により、31Ｐ+ 及
び75Ａｓ+ を注入した領域の活性化が行われ、半導体基
板１の表面には高濃度不純物拡散層３を形成し、高濃度
不純物拡散層３直下からチャネル領域の表面まで延在す
る領域に低濃度不純物拡散層２を形成する。
８，８，８を除去し、ＬＯＣＯＳ形成法により、素子分
離のためのフィールド酸化膜７，７を選択的に形成す
る。このＬＯＣＯＳ形成法の酸化工程により、31Ｐ+ 及
び75Ａｓ+ を注入した領域の活性化が行われ、半導体基
板１の表面には高濃度不純物拡散層３を形成し、高濃度
不純物拡散層３直下からチャネル領域の表面まで延在す
る領域に低濃度不純物拡散層２を形成する。
【００１３】次に、半導体基板１表面にウエット熱酸化
膜を形成する。図５，図６は、夫々ウエット熱酸化工程
において半導体基板の不純物濃度に対する酸化膜の厚み
を示したグラフであり、縦軸は酸化膜厚を表し、横軸は
酸化時間を表している。図５はリン濃度に対する酸化膜
厚を、図６はホウ素濃度に対する酸化膜厚を、夫々 920
℃, 1000℃, 1100℃及び1200℃について示している。グ
ラフに示されるように、半導体基板の不純物濃度が高い
ほど形成される酸化膜は厚い。特に、図５に示すよう
に、リン濃度に対する酸化膜厚は 920℃において顕著な
差を生じることが判る。
膜を形成する。図５，図６は、夫々ウエット熱酸化工程
において半導体基板の不純物濃度に対する酸化膜の厚み
を示したグラフであり、縦軸は酸化膜厚を表し、横軸は
酸化時間を表している。図５はリン濃度に対する酸化膜
厚を、図６はホウ素濃度に対する酸化膜厚を、夫々 920
℃, 1000℃, 1100℃及び1200℃について示している。グ
ラフに示されるように、半導体基板の不純物濃度が高い
ほど形成される酸化膜は厚い。特に、図５に示すよう
に、リン濃度に対する酸化膜厚は 920℃において顕著な
差を生じることが判る。
【００１４】ウエット熱酸化法により、半導体基板１表
面に酸化膜を形成すると、図３に示すように、フィール
ド酸化膜７，７間に厚みが異なるウエット熱酸化膜５
２，５１，５２が形成される。高濃度不純物拡散領域
３，３は、チャネル領域及び両側の低濃度不純物拡散領
域２，２よりも不純物拡散濃度が高いので、チャネル領
域及び両側の低濃度不純物拡散領域２，２上のウエット
熱酸化膜５１よりも、高濃度不純物拡散領域３，３上の
ウエット熱酸化膜５２，５２の方が酸化膜厚が厚く形成
される。
面に酸化膜を形成すると、図３に示すように、フィール
ド酸化膜７，７間に厚みが異なるウエット熱酸化膜５
２，５１，５２が形成される。高濃度不純物拡散領域
３，３は、チャネル領域及び両側の低濃度不純物拡散領
域２，２よりも不純物拡散濃度が高いので、チャネル領
域及び両側の低濃度不純物拡散領域２，２上のウエット
熱酸化膜５１よりも、高濃度不純物拡散領域３，３上の
ウエット熱酸化膜５２，５２の方が酸化膜厚が厚く形成
される。
【００１５】このように形成されたウエット熱酸化膜５
２，５１，５２の表面に多結晶シリコン膜を堆積しドラ
イエッチング工程を経て、図４に示すように、チャネル
領域の上にゲート電極６を形成する。そして、ゲート電
極６が形成されていないウエット熱酸化膜５２，５２の
部分を除去し、ゲート酸化膜５を残存させ、高濃度不純
物拡散領域３，３上にソース・ドレイン電極３１，３１
を形成する。この後、全表面にＣＶＤ酸化膜を堆積し、
コンタクトホール及び金属配線を形成してＭＯＳ型半導
体装置を完成させる。
２，５１，５２の表面に多結晶シリコン膜を堆積しドラ
イエッチング工程を経て、図４に示すように、チャネル
領域の上にゲート電極６を形成する。そして、ゲート電
極６が形成されていないウエット熱酸化膜５２，５２の
部分を除去し、ゲート酸化膜５を残存させ、高濃度不純
物拡散領域３，３上にソース・ドレイン電極３１，３１
を形成する。この後、全表面にＣＶＤ酸化膜を堆積し、
コンタクトホール及び金属配線を形成してＭＯＳ型半導
体装置を完成させる。
【００１６】このように製造されたＭＯＳ型半導体装置
は、ゲート酸化膜のゲート長方向両端部の厚みを不純物
濃度に応じて厚く形成しているので、ゲート電極６が形
成されていない不要な部分は除去でき、ゲート酸化膜５
の長さを従来よりも短縮できる。
は、ゲート酸化膜のゲート長方向両端部の厚みを不純物
濃度に応じて厚く形成しているので、ゲート電極６が形
成されていない不要な部分は除去でき、ゲート酸化膜５
の長さを従来よりも短縮できる。
【００１７】なお、本実施例ではｎ型の半導体装置につ
いて説明しているが、これに限るものではなく、ｐ型の
半導体装置であっても良い。
いて説明しているが、これに限るものではなく、ｐ型の
半導体装置であっても良い。
【００１８】
【発明の効果】以上のように、本発明においては、不純
物拡散濃度の差により異なる厚みのウット熱酸化膜が形
成されることを利用して、ゲート酸化膜のゲート長方向
両端部分の厚みを不純物濃度に応じて厚く形成している
ので、ゲート電極が形成されていないウエット熱酸化膜
の部分を除去することが可能となり、微細化及び高集積
化を向上することができる等、本発明は優れた効果を奏
するものである。
物拡散濃度の差により異なる厚みのウット熱酸化膜が形
成されることを利用して、ゲート酸化膜のゲート長方向
両端部分の厚みを不純物濃度に応じて厚く形成している
ので、ゲート電極が形成されていないウエット熱酸化膜
の部分を除去することが可能となり、微細化及び高集積
化を向上することができる等、本発明は優れた効果を奏
するものである。
【図１】本発明のＭＯＳ型半導体装置の製造段階におけ
る構造を示す模式的断面図である。
る構造を示す模式的断面図である。
【図２】本発明のＭＯＳ型半導体装置の製造段階におけ
る構造を示す模式的断面図である。
る構造を示す模式的断面図である。
【図３】本発明のＭＯＳ型半導体装置の製造段階におけ
る構造を示す模式的断面図である。
る構造を示す模式的断面図である。
【図４】本発明のＭＯＳ型半導体装置の製造段階におけ
る構造を示す模式的断面図である。
る構造を示す模式的断面図である。
【図５】ウエット熱酸化工程において半導体基板の不純
物濃度に対する酸化膜厚を示したグラフである。
物濃度に対する酸化膜厚を示したグラフである。
【図６】ウエット熱酸化工程において半導体基板の不純
物濃度に対する酸化膜厚を示したグラフである。
物濃度に対する酸化膜厚を示したグラフである。
【図７】従来の高耐圧のＭＯＳ型半導体装置の構造を示
す模式的断面図である。
す模式的断面図である。
１ 半導体基板 ２ 低濃度不純物拡散層 ３ 高濃度不純物拡散層 ５ ゲート酸化膜 ６ ゲート電極 ７ フィールド酸化膜 ３１ ソース・ドレイン電極 ５１，５２ ウエット熱酸化膜
Claims (2)
- 【請求項１】 半導体基板とゲート電極との間に、ゲー
ト長方向の両端部よりも中央部が薄いゲート酸化膜を介
在させ、該ゲート酸化膜直下のチャネル領域の両側に、
前記半導体基板の表面で、チャネル領域側の部分をソー
ス・ドレイン電極直下の部分よりも低濃度にした不純物
拡散領域を有する半導体装置において、前記ゲート酸化
膜が、この直下に形成された前記不純物拡散領域の濃度
に応じた厚みを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板とゲート電極との間に、ゲー
ト長方向の両端部よりも中央部が薄いゲート酸化膜を介
在させ、該ゲート酸化膜直下のチャネル領域の両側に、
前記半導体基板の表面で、チャネル領域側の部分をソー
ス・ドレイン電極直下の部分よりも低濃度にした不純物
拡散領域を有する半導体装置の製造方法において、前記
ゲート電極を形成すべき半導体基板上の領域にマスクを
形成し、前記チャネル領域の両側に前記不純物拡散領域
を形成する工程と、ウエット熱酸化法により前記不純物
拡散領域及びチャネル領域上にウエット熱酸化膜を形成
する工程と、該ウエット熱酸化膜上に前記ゲート電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23582093A JPH0766400A (ja) | 1993-08-27 | 1993-08-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23582093A JPH0766400A (ja) | 1993-08-27 | 1993-08-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766400A true JPH0766400A (ja) | 1995-03-10 |
Family
ID=16991745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23582093A Pending JPH0766400A (ja) | 1993-08-27 | 1993-08-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289847A (ja) * | 2001-03-28 | 2002-10-04 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
-
1993
- 1993-08-27 JP JP23582093A patent/JPH0766400A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
| JP2002289847A (ja) * | 2001-03-28 | 2002-10-04 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP4541582B2 (ja) * | 2001-03-28 | 2010-09-08 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
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