JP3279827B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
の製造方法、特に高耐圧ＭＯＳ型半導体装置の製造方法
に関するものである。
の製造方法、特に高耐圧ＭＯＳ型半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の製造方法として
は、以下の方法がある。
は、以下の方法がある。
【０００３】先ず、Ｎ型の半導体基板表面にＰウエル層
を形成し、次いで薄い酸化膜を半導体基板表面全面に形
成した後、素子形成予定領域に選択的に窒化膜を形成す
る。次に、この窒化膜の周囲にイオンを注入、拡散し、
チャンネルストッパ層を形成する。
を形成し、次いで薄い酸化膜を半導体基板表面全面に形
成した後、素子形成予定領域に選択的に窒化膜を形成す
る。次に、この窒化膜の周囲にイオンを注入、拡散し、
チャンネルストッパ層を形成する。
【０００４】
【課題を解決するための手段】この発明の製造方法によ
れば、半導体基板上の素子形成予定領域の周囲に、所定
の幅の第１の膜を形成し、一部が第１の膜に重なるよう
に素子形成予定領域に第２の膜を形成した後、これら第
１、第２の膜をマスクとして不純物を注入し、その後、
第１の膜を除去した後、該半導体基板を酸化し、フィー
ルド酸化膜を形成することによってＭＯＳ素子を製造す
ることを特徴とする。
れば、半導体基板上の素子形成予定領域の周囲に、所定
の幅の第１の膜を形成し、一部が第１の膜に重なるよう
に素子形成予定領域に第２の膜を形成した後、これら第
１、第２の膜をマスクとして不純物を注入し、その後、
第１の膜を除去した後、該半導体基板を酸化し、フィー
ルド酸化膜を形成することによってＭＯＳ素子を製造す
ることを特徴とする。
【０００５】次に素子領域上に新たに酸化膜を熱酸化に
より形成し、この酸化膜上にポリシリコンのゲート電極
を形成する。このゲ−ト電極とフィールド酸化膜をマス
クに、不必要なところをレジストでおおった状態で、Ｎ
型拡散層とＰ型拡散層を各々イオン注入し、アニールを
行なうことでＣＭＯＳトランジスタを形成する。
より形成し、この酸化膜上にポリシリコンのゲート電極
を形成する。このゲ−ト電極とフィールド酸化膜をマス
クに、不必要なところをレジストでおおった状態で、Ｎ
型拡散層とＰ型拡散層を各々イオン注入し、アニールを
行なうことでＣＭＯＳトランジスタを形成する。
【０００６】
【発明が解決しようとする課題】しかしながら従来の製
造方法で製造したＭＯＳトランジスタでは、チャンネル
ストッパ層とＮＭＯＳトランジスタのドレインが接して
いるため、ドレイン耐圧が低くなるという問題点があっ
た。この点を以下に図４を用いて説明する。
造方法で製造したＭＯＳトランジスタでは、チャンネル
ストッパ層とＮＭＯＳトランジスタのドレインが接して
いるため、ドレイン耐圧が低くなるという問題点があっ
た。この点を以下に図４を用いて説明する。
【０００７】図４は、ＮＭＯＳトランジスタのドレイン
部分の拡大断面図である。図４のドレイン４０５に電圧
をかけた場合、チャンネルストッパ層４０４がない場合
は、ドレイン４０５から空乏層４０１がＰウエル４０６
中に均等に伸びる。しかし、高濃度のドレイン４０５と
高濃度のチャンネルストッパ層４０４が接している場
合、この場所は空乏層４０１が十分伸びることができな
くなる為、電界集中を起こしてしまいドレイン耐圧が劣
化する。チャンネルストッパ層４０４の濃度を低下させ
ればこの部分のドレイン耐圧は向上するが、その際、フ
ィールド酸化膜４０２上に配線が形成されている場合、
この配線４０３に電圧をかけるとチャンネルストッパ層
４０４がＮ型に反転してしまい隣り合う素子同志のリー
ク電流を発生させ問題となる。
部分の拡大断面図である。図４のドレイン４０５に電圧
をかけた場合、チャンネルストッパ層４０４がない場合
は、ドレイン４０５から空乏層４０１がＰウエル４０６
中に均等に伸びる。しかし、高濃度のドレイン４０５と
高濃度のチャンネルストッパ層４０４が接している場
合、この場所は空乏層４０１が十分伸びることができな
くなる為、電界集中を起こしてしまいドレイン耐圧が劣
化する。チャンネルストッパ層４０４の濃度を低下させ
ればこの部分のドレイン耐圧は向上するが、その際、フ
ィールド酸化膜４０２上に配線が形成されている場合、
この配線４０３に電圧をかけるとチャンネルストッパ層
４０４がＮ型に反転してしまい隣り合う素子同志のリー
ク電流を発生させ問題となる。
【０００８】
【課題を解決するための手段】この発明の製造方法によ
れば、半導体基板上の素子形成予定領域の周囲に、所定
の幅の第１の膜を形成し、素子形成予定領域に第２の膜
を形成した後、これら第１、第２の膜をマスクとして不
純物を注入し、その後、第１の膜を除去した後、該半導
体基板を酸化し、フィールド酸化膜を形成することによ
ってＭＯＳ素子を製造することを特徴とする。
れば、半導体基板上の素子形成予定領域の周囲に、所定
の幅の第１の膜を形成し、素子形成予定領域に第２の膜
を形成した後、これら第１、第２の膜をマスクとして不
純物を注入し、その後、第１の膜を除去した後、該半導
体基板を酸化し、フィールド酸化膜を形成することによ
ってＭＯＳ素子を製造することを特徴とする。
【０００９】
【作用】この発明の製造方法によれば、第１の膜はチャ
ンネルストッパ層と素子形成領域との間にスペースを形
成する作用をする。また、第２の膜を形成するときに合
わせずれを考慮して大きめの第２の膜を形成したとして
も第１の膜の上に被さるため、第１の膜の幅のスペース
を正確に形成することができる。
ンネルストッパ層と素子形成領域との間にスペースを形
成する作用をする。また、第２の膜を形成するときに合
わせずれを考慮して大きめの第２の膜を形成したとして
も第１の膜の上に被さるため、第１の膜の幅のスペース
を正確に形成することができる。
【００１０】
【実施例】以下、この発明の第１の実施例を図１〜図３
を用いて説明する。いずれの図も半導体基板をＭＯＳト
ランジスタのゲート長方向に相当する方向に沿って切っ
た概略的な断面図によって示してある。また、必要なも
のには半導体基板の上面から見た上面図を断面図の下に
付け加えた。
を用いて説明する。いずれの図も半導体基板をＭＯＳト
ランジスタのゲート長方向に相当する方向に沿って切っ
た概略的な断面図によって示してある。また、必要なも
のには半導体基板の上面から見た上面図を断面図の下に
付け加えた。
【００１１】まず、半導体基板としての比抵抗が５〜１
０Ω・cmのＮ型の（１００）シリコン基板１０１表面
に、Ｐウエル１０２をＰウエル表面濃度３×１０16cmー3
にて形成後、この半導体基板に対し１０００℃の温度で
のウエット酸化を１０分程度行いパッド酸化膜としての
シリコン酸化膜１０３を３００Å形成する（図１
（Ａ））。
０Ω・cmのＮ型の（１００）シリコン基板１０１表面
に、Ｐウエル１０２をＰウエル表面濃度３×１０16cmー3
にて形成後、この半導体基板に対し１０００℃の温度で
のウエット酸化を１０分程度行いパッド酸化膜としての
シリコン酸化膜１０３を３００Å形成する（図１
（Ａ））。
【００１２】次に、このシリコン酸化膜１０３全面上
に、ポリシリコン１０４を１０００Å形成する（図１
（Ｂ））。次に、このポリシリコン１０４上にＮＭＯＳ
及びＰＭＯＳ素子形成予定領域を約２．５μｍの幅で取
り囲む領域上にレジスト１０５を形成する（図１
（Ｃ））。
に、ポリシリコン１０４を１０００Å形成する（図１
（Ｂ））。次に、このポリシリコン１０４上にＮＭＯＳ
及びＰＭＯＳ素子形成予定領域を約２．５μｍの幅で取
り囲む領域上にレジスト１０５を形成する（図１
（Ｃ））。
【００１３】次に、レジスト１０５をマスクに公知の異
方性エッチングを用いてポリシリコン１０４をエッチン
グした後レジスト１０５を除去し、パターニングされた
ポリシリコン１０６を得る（図１（Ｄ））。このポリシ
リコンに囲まれた領域が素子形成予定領域１０７とな
る。また、このパターニングされたポリシリコン１０６
が、チャンネルストッパ層と、素子形成予定領域との間
に設けるスペースを確保するためのマスクとなる。
方性エッチングを用いてポリシリコン１０４をエッチン
グした後レジスト１０５を除去し、パターニングされた
ポリシリコン１０６を得る（図１（Ｄ））。このポリシ
リコンに囲まれた領域が素子形成予定領域１０７とな
る。また、このパターニングされたポリシリコン１０６
が、チャンネルストッパ層と、素子形成予定領域との間
に設けるスペースを確保するためのマスクとなる。
【００１４】次に、このポリシリコン１０６の形成され
た半導体基板１０１全面上に窒化膜１０８を２０００Å
形成する（図２（Ａ））。
た半導体基板１０１全面上に窒化膜１０８を２０００Å
形成する（図２（Ａ））。
【００１５】次に、公知のホトリソ・エッチング技術を
用いて、ＮＭＯＳ及びＰＭＯＳ素子形成予定領域１０７
およびポリシリコン１０６上の一部に窒化膜１０９を残
す。尚、この窒化膜１０９は、マスクの合わせずれを考
慮し、素子形成予定領域よりも周囲を１．２μｍずつ広
くし、ポリシリコン１０６の素子形成予定領域側の端部
にかかるように形成する（図２（Ｂ））。これにより、
窒化膜１０９を形成する際のマスクの合わせずれが、
１．２μｍ以内であれば窒化膜１０９が素子形成予定領
域１０７から外れることはない。つまり、窒化膜を形成
する際に１．２μｍの合わせ余裕があるということであ
る。
用いて、ＮＭＯＳ及びＰＭＯＳ素子形成予定領域１０７
およびポリシリコン１０６上の一部に窒化膜１０９を残
す。尚、この窒化膜１０９は、マスクの合わせずれを考
慮し、素子形成予定領域よりも周囲を１．２μｍずつ広
くし、ポリシリコン１０６の素子形成予定領域側の端部
にかかるように形成する（図２（Ｂ））。これにより、
窒化膜１０９を形成する際のマスクの合わせずれが、
１．２μｍ以内であれば窒化膜１０９が素子形成予定領
域１０７から外れることはない。つまり、窒化膜を形成
する際に１．２μｍの合わせ余裕があるということであ
る。
【００１６】次に、ポリシリコン１０６と窒化膜１０９
をマスクにして、ボロンをドーズ量を５×１０13cmー2と
した条件でイオン注入し、チャンネルストッパ層１１０
を形成する（図２（Ｃ））。
をマスクにして、ボロンをドーズ量を５×１０13cmー2と
した条件でイオン注入し、チャンネルストッパ層１１０
を形成する（図２（Ｃ））。
【００１７】次に、公知のエッチング技術を用いて、ポ
リシリコン１０６のみをウエットエッチング除去する
（図２（Ｄ））。このとき窒化膜１０９下部の素子形成
予定領域１０７とチャンネルストッパ層１１０との間に
は、除去したポリシリコンの幅のスペースが形成されて
いる。
リシリコン１０６のみをウエットエッチング除去する
（図２（Ｄ））。このとき窒化膜１０９下部の素子形成
予定領域１０７とチャンネルストッパ層１１０との間に
は、除去したポリシリコンの幅のスペースが形成されて
いる。
【００１８】次に、窒化膜１０９をマスクとして１００
０℃の温度でのウエット酸化を行いフィールド酸化膜１
１１を８０００Å形成する（図３（Ａ））。ここで、フ
ィールド酸化膜１１１の下に、除去したポリシリコンの
スペースだけ素子領域と離れて形成されたチャンネルス
トッパ層１１２を得る。
０℃の温度でのウエット酸化を行いフィールド酸化膜１
１１を８０００Å形成する（図３（Ａ））。ここで、フ
ィールド酸化膜１１１の下に、除去したポリシリコンの
スペースだけ素子領域と離れて形成されたチャンネルス
トッパ層１１２を得る。
【００１９】次に、窒化膜１０９と、素子形成予定領域
１０７上の酸化膜をエッチング除去する（図３
（Ｂ））。
１０７上の酸化膜をエッチング除去する（図３
（Ｂ））。
【００２０】次に、新たにゲート酸化膜１１３を素子形
成予定領域上に７００Å形成し、その後ゲート電極とな
る部分にポリシリコン１１４を形成する。その後、公知
のイオン注入技術を用いて、Ｎ+層１１５、Ｐ+層１１６
を順に形成する（図３（Ｃ））。
成予定領域上に７００Å形成し、その後ゲート電極とな
る部分にポリシリコン１１４を形成する。その後、公知
のイオン注入技術を用いて、Ｎ+層１１５、Ｐ+層１１６
を順に形成する（図３（Ｃ））。
【００２１】次に、図示しないＰＳＧ膜を半導体基板上
全面に５０００Å形成後、公知のコンタクトホール形成
技術及び配線形成技術を用いて配線を完成させ、所望の
ＣＭＯＳトランジスタを得る。
全面に５０００Å形成後、公知のコンタクトホール形成
技術及び配線形成技術を用いて配線を完成させ、所望の
ＣＭＯＳトランジスタを得る。
【００２２】次に、この発明の第２の実施例を図５
（Ａ）および図５（Ｂ）を用いて説明する。また、図５
（Ａ）には、半導体基板の上面から見た図を断面図の下
に示した。図５（Ａ）は、第１の実施例の（図１
（Ｄ））の工程に対応する工程であり、ポリシリコンを
素子形成予定領域の半分を取り囲む形に形成してある。
また、図５（Ｂ）は、第１実施例の（図３（Ｃ））に対
応する工程図であり、第２の実施例により形成されたＭ
ＯＳトランジスタの構造を示している。尚、図面中の符
号は、第１の実施例と同一の構造および機能の部分には
第１の実施例と同一の符号を付してある。
（Ａ）および図５（Ｂ）を用いて説明する。また、図５
（Ａ）には、半導体基板の上面から見た図を断面図の下
に示した。図５（Ａ）は、第１の実施例の（図１
（Ｄ））の工程に対応する工程であり、ポリシリコンを
素子形成予定領域の半分を取り囲む形に形成してある。
また、図５（Ｂ）は、第１実施例の（図３（Ｃ））に対
応する工程図であり、第２の実施例により形成されたＭ
ＯＳトランジスタの構造を示している。尚、図面中の符
号は、第１の実施例と同一の構造および機能の部分には
第１の実施例と同一の符号を付してある。
【００２３】第１の実施例では、素子形成予定領域の周
囲全てからチャンネルストッパ層を離した。しかし、中
でも特に耐圧が問題になるのは、ドレイン領域である。
従ってドレイン領域の周囲のみからチャンネルストッパ
層を離すだけでも同じ効果が得られる。
囲全てからチャンネルストッパ層を離した。しかし、中
でも特に耐圧が問題になるのは、ドレイン領域である。
従ってドレイン領域の周囲のみからチャンネルストッパ
層を離すだけでも同じ効果が得られる。
【００２４】この場合は、第１の実施例では図１（Ｄ）
の工程でポリシリコン１０６を素子形成予定領域１０７
の周囲全てに形成したが、第２の実施例では、素子形成
予定領域５０１の周囲のうちのドレイン形成予定領域と
なる領域の周囲のみにポリシリコン５０２を形成する
（図５（Ａ））。この後、第１の実施例の（図２
（Ａ））〜（図３（Ｃ））と同じ工程を経てＣＭＯＳト
ランジスタを形成すると図５（Ｂ）に示すようにＮＭＯ
Ｓトランジスタのドレイン５０３およびＰＭＯＳトラン
ジスタのドレイン５０４のみチャンネルストッパ層５０
５と離れているＣＭＯＳトランジスタを得ることができ
る。第２の実施例の製造方法で形成したＣＭＯＳトラン
ジスタでは、ソース領域の周囲にスペースを形成しない
分だけ、より小型化したＣＭＯＳトランジスタを形成で
きる。
の工程でポリシリコン１０６を素子形成予定領域１０７
の周囲全てに形成したが、第２の実施例では、素子形成
予定領域５０１の周囲のうちのドレイン形成予定領域と
なる領域の周囲のみにポリシリコン５０２を形成する
（図５（Ａ））。この後、第１の実施例の（図２
（Ａ））〜（図３（Ｃ））と同じ工程を経てＣＭＯＳト
ランジスタを形成すると図５（Ｂ）に示すようにＮＭＯ
Ｓトランジスタのドレイン５０３およびＰＭＯＳトラン
ジスタのドレイン５０４のみチャンネルストッパ層５０
５と離れているＣＭＯＳトランジスタを得ることができ
る。第２の実施例の製造方法で形成したＣＭＯＳトラン
ジスタでは、ソース領域の周囲にスペースを形成しない
分だけ、より小型化したＣＭＯＳトランジスタを形成で
きる。
【００２５】次に、この発明の第３の実施例を図６
（Ａ）および図６（Ｂ）を用いて説明する。図６（Ａ）
は、第１の実施例の（図２（Ｄ））の工程に続く工程図
である。また、図６（Ｂ）は、第１の実施例の（図３
（Ｃ））に対応する工程図であり、第３の実施例により
製造されたＭＯＳトランジスタの構造を示している。
尚、図面中の符号は、第１の実施例と同一の構造および
機能の部分には第１の実施例と同一の符号を付してあ
る。
（Ａ）および図６（Ｂ）を用いて説明する。図６（Ａ）
は、第１の実施例の（図２（Ｄ））の工程に続く工程図
である。また、図６（Ｂ）は、第１の実施例の（図３
（Ｃ））に対応する工程図であり、第３の実施例により
製造されたＭＯＳトランジスタの構造を示している。
尚、図面中の符号は、第１の実施例と同一の構造および
機能の部分には第１の実施例と同一の符号を付してあ
る。
【００２６】第１の実施例では、チャンネルストッパ層
とドレイン領域との間にスペースを設けてある。このス
ペース部分はＰウエル層であり、低濃度の領域である。
このために、ゲートに電圧をかけた際、この低濃度の領
域にリーク電流が流れてしまうという不良が起こること
がある。
とドレイン領域との間にスペースを設けてある。このス
ペース部分はＰウエル層であり、低濃度の領域である。
このために、ゲートに電圧をかけた際、この低濃度の領
域にリーク電流が流れてしまうという不良が起こること
がある。
【００２７】このような場合には、第１の実施例の（図
２（Ｄ））の工程でポリシリコン１０６を除去した後、
窒化膜をマスクとしてＰウエル層１０２よりは高濃度
で、チャンネルストッパ層１１０よりは低濃度の不純物
を、例えば、ボロンをドーズ量を７×１０12cmー2とした
条件で、イオン注入することにより拡散層６０１を形成
する（図６（Ａ））。
２（Ｄ））の工程でポリシリコン１０６を除去した後、
窒化膜をマスクとしてＰウエル層１０２よりは高濃度
で、チャンネルストッパ層１１０よりは低濃度の不純物
を、例えば、ボロンをドーズ量を７×１０12cmー2とした
条件で、イオン注入することにより拡散層６０１を形成
する（図６（Ａ））。
【００２８】この後、第１の実施例の（図３（Ａ））〜
（図３（Ｃ））と同じ工程を経てＣＭＯＳトランジスタ
を形成する（図６（Ｂ））。この第３の実施例により形
成したＭＯＳトランジスタは、チャンネルストッパ層１
１２とＮＭＯＳトランジスタのソース領域およびドレイ
ン領域との間にＰウエル層よりは高濃度で、チャンネル
ストッパ層よりは低濃度の拡散層６０２を有している。
これにより、チャンネルストッパ層とドレイン領域との
間のスペースにリーク電流の発生することのないＣＭＯ
Ｓトランジスタを得ることができる。
（図３（Ｃ））と同じ工程を経てＣＭＯＳトランジスタ
を形成する（図６（Ｂ））。この第３の実施例により形
成したＭＯＳトランジスタは、チャンネルストッパ層１
１２とＮＭＯＳトランジスタのソース領域およびドレイ
ン領域との間にＰウエル層よりは高濃度で、チャンネル
ストッパ層よりは低濃度の拡散層６０２を有している。
これにより、チャンネルストッパ層とドレイン領域との
間のスペースにリーク電流の発生することのないＣＭＯ
Ｓトランジスタを得ることができる。
【００２９】
【発明の効果】上述した説明からも明らかなように、こ
の発明によるＭＯＳ素子の製造方法では、チャンネルス
トッパ層とアクティブ領域の間のスペースを形成する
際、耐圧を向上させるために必要なスペースを正確に形
成できる。このため、この発明により形成したＭＯＳト
ランジスタは、チャンネルストッパー層とアクティブ領
域、特にドレインの部分とが離れているので、この部分
の電界集中による耐圧の低下が起こらず高耐圧、高集積
化を実現できる。
の発明によるＭＯＳ素子の製造方法では、チャンネルス
トッパ層とアクティブ領域の間のスペースを形成する
際、耐圧を向上させるために必要なスペースを正確に形
成できる。このため、この発明により形成したＭＯＳト
ランジスタは、チャンネルストッパー層とアクティブ領
域、特にドレインの部分とが離れているので、この部分
の電界集中による耐圧の低下が起こらず高耐圧、高集積
化を実現できる。
【図１】本発明の第１の実施例の製造方法の説明に供す
る工程図である。
る工程図である。
【図２】本発明の第１の実施例の製造方法の説明に供す
る図１に続く工程図である。
る図１に続く工程図である。
【図３】本発明の第１の実施例の製造方法の説明に供す
る図２に続く工程図である。
る図２に続く工程図である。
【図４】従来技術の問題点の説明に供する図である。
【図５】本発明の第２の実施例の製造方法の説明に供す
る工程図である。
る工程図である。
【図６】本発明の第３の実施例の製造方法の説明に供す
る工程図である。
る工程図である。
１０１：Ｎシリコン基板 １０２：Ｐウエル １０３：シリコン酸化膜 １０４：ポリシリコン １０５：レジスト膜 １０６：パターニングされたポリシリコン １０７：素子形成予定領域 １０８：窒化膜 １０９：パターニングされた窒化膜 １１０：チャンネルストッパ層 １１１：フィールド酸化膜 １１２：チャンネルストッパ層 １１３：ゲート酸化膜 １１４：ゲート電極ポリシリコン １１５：ソース・ドレイン領域（ＮＭＯＳ用） １１６：ソース・ドレイン領域（ＰＭＯＳ用）
フロントページの続き (56)参考文献 特開 平６−29383（ＪＰ，Ａ) 特開 平２−226743（ＪＰ，Ａ) 特開 昭52−147982（ＪＰ，Ａ) 特開 平６−53316（ＪＰ，Ａ) 特開 昭55−22856（ＪＰ，Ａ) 特開 昭54−115086（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/8238 H01L 27/092 H01L 29/78 H01L 21/31 - 21/316
Claims (2)
- 【請求項１】 半導体基板表面の素子形成予定領域であ
る第１の領域に隣接していて、かつ、少なくとも前記第
１の領域の一部を取り囲む第２の領域上に第１の膜を形
成後、一部が前記第１の膜に重なるように前記第１の領
域上に第２の膜を形成する工程と、 前記第１の膜と前記第２の膜をマスクとして、前記半導
体基板に高濃度の不純物を注入する工程と、 前記第１の膜を除去後、前記第２の膜をマスクとして、
前記半導体基板を酸化する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板表面の素子形成予定領域であ
る第１の領域に隣接していて、かつ、少なくとも前記第
１の領域の一部を取り囲む第２の領域上に第１の膜を形
成後、一部が前記第１の膜に重なるように前記第１の領
域上に第２の膜を形成する工程と、 前記第１の膜と前記第２の膜をマスクとして、前記半導
体基板に高濃度の不純物を注入する工程と、 前記第１の膜を除去後、前記第２の膜をマスクとして、
前記半導体基板に低濃度の不純物を注入する工程と、 前記第２の膜をマスクとして、前記半導体基板を酸化す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18836194A JP3279827B2 (ja) | 1994-08-10 | 1994-08-10 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18836194A JP3279827B2 (ja) | 1994-08-10 | 1994-08-10 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855907A JPH0855907A (ja) | 1996-02-27 |
| JP3279827B2 true JP3279827B2 (ja) | 2002-04-30 |
Family
ID=16222282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18836194A Expired - Fee Related JP3279827B2 (ja) | 1994-08-10 | 1994-08-10 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3279827B2 (ja) |
-
1994
- 1994-08-10 JP JP18836194A patent/JP3279827B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855907A (ja) | 1996-02-27 |
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