JPH05283687A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05283687A JPH05283687A JP7706392A JP7706392A JPH05283687A JP H05283687 A JPH05283687 A JP H05283687A JP 7706392 A JP7706392 A JP 7706392A JP 7706392 A JP7706392 A JP 7706392A JP H05283687 A JPH05283687 A JP H05283687A
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Abstract
(57)【要約】
【目的】 パンチスルー耐性の高いＭＯＳＦＥＴを容易
に形成する半導体素子の製造方法を提供する。 【構成】 耐酸化性膜１３により形成された選択熱酸化
膜１２により分離形成されたソース・ドレイン領域１５
を一部露出させるように酸化膜１２の表層部をエッチン
グし、ソース・ドレイン領域１５及び酸化膜１２上にチ
ャネル領域となるシリコン層１６を形成する。
に形成する半導体素子の製造方法を提供する。 【構成】 耐酸化性膜１３により形成された選択熱酸化
膜１２により分離形成されたソース・ドレイン領域１５
を一部露出させるように酸化膜１２の表層部をエッチン
グし、ソース・ドレイン領域１５及び酸化膜１２上にチ
ャネル領域となるシリコン層１６を形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体素子の製造方
法、特にＭＯＳＦＥＴ（電界効果トランジスタ）の製造
方法に関するものである。
法、特にＭＯＳＦＥＴ（電界効果トランジスタ）の製造
方法に関するものである。
【０００２】
【従来の技術】素子の微細化に伴うＭＯＳＦＥＴのゲー
ト長の短小化に従い、ソース・ドレイン領域間のパンチ
スルー耐性の確保が大きな問題である。
ト長の短小化に従い、ソース・ドレイン領域間のパンチ
スルー耐性の確保が大きな問題である。
【０００３】従来この種の問題点を解決するための方策
として半導体基板中のチャネル領域下部に、チャネルキ
ャリアとは反対導電型の高濃度不純物を打ち込むことに
より、半導体基板の絶縁性を高め、パンチスルー耐性の
確保を行っている。
として半導体基板中のチャネル領域下部に、チャネルキ
ャリアとは反対導電型の高濃度不純物を打ち込むことに
より、半導体基板の絶縁性を高め、パンチスルー耐性の
確保を行っている。
【０００４】
【発明が解決しようとする課題】しかしながら上記の方
法を用いると、基板不純物濃度が高くなることによるソ
ース・ドレイン領域間の電流の減少、また、ソース・ド
レイン領域と基板のＰ型とＮ型の不純物濃度が大きく変
化することによる基板のビルトインポテンシャルの低下
による素子劣化、及びゲート酸化膜とドレイン領域の交
差する付近におけるバンド間トンネリングによる電流の
増大による酸化膜の劣化が生じるという課題があった。
法を用いると、基板不純物濃度が高くなることによるソ
ース・ドレイン領域間の電流の減少、また、ソース・ド
レイン領域と基板のＰ型とＮ型の不純物濃度が大きく変
化することによる基板のビルトインポテンシャルの低下
による素子劣化、及びゲート酸化膜とドレイン領域の交
差する付近におけるバンド間トンネリングによる電流の
増大による酸化膜の劣化が生じるという課題があった。
【０００５】本発明は、以上に述べた基板内不純物濃度
の高濃度化に伴う、ソース・ドレイン領域間電流の減
少、ソース・ドレイン領域と基板との間の接合ブレーク
ダウン、及びバンド間トンネル電流に起因した酸化膜の
劣化という課題を解決するために、電流の流れる部分
（チャネル領域）の基板内不純物濃度は薄く、なおか
つ、パンチスルー耐圧をあげるための絶縁体層をチャネ
ル領域下に形成する半導体素子の製造方法を提供するこ
とを目的とする。
の高濃度化に伴う、ソース・ドレイン領域間電流の減
少、ソース・ドレイン領域と基板との間の接合ブレーク
ダウン、及びバンド間トンネル電流に起因した酸化膜の
劣化という課題を解決するために、電流の流れる部分
（チャネル領域）の基板内不純物濃度は薄く、なおか
つ、パンチスルー耐圧をあげるための絶縁体層をチャネ
ル領域下に形成する半導体素子の製造方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＭＯＳＦＥＴの製造方法において、ＬＯ
ＣＯＳプロセスを用いて基板表面の第１、第２領域間に
酸化膜を形成し、第１、第２領域へ不純物導入すること
によりソース・ドレイン領域を形成し、この酸化膜表層
部をエッチングした後の残余の酸化膜上にポリシリコン
を堆積し、再結晶化してこれをチャネル領域とし、この
ポリシリコン上にゲート酸化膜及びゲート電極を形成し
ＭＯＳＦＥＴを形成するものである。
決するために、ＭＯＳＦＥＴの製造方法において、ＬＯ
ＣＯＳプロセスを用いて基板表面の第１、第２領域間に
酸化膜を形成し、第１、第２領域へ不純物導入すること
によりソース・ドレイン領域を形成し、この酸化膜表層
部をエッチングした後の残余の酸化膜上にポリシリコン
を堆積し、再結晶化してこれをチャネル領域とし、この
ポリシリコン上にゲート酸化膜及びゲート電極を形成し
ＭＯＳＦＥＴを形成するものである。
【０００７】
【作用】本発明によれば、ＬＯＣＯＳ酸化膜を利用して
ソース・ドレイン領域及びチャネル領域を形成している
ので、ＭＯＳＦＥＴのチャネル領域下に容易に絶縁体層
を形成することができ、高いパンチスルー耐圧を有した
ＭＯＳＦＥＴを得ることができる。
ソース・ドレイン領域及びチャネル領域を形成している
ので、ＭＯＳＦＥＴのチャネル領域下に容易に絶縁体層
を形成することができ、高いパンチスルー耐圧を有した
ＭＯＳＦＥＴを得ることができる。
【０００８】
【実施例】図１及び図２は本発明の実施例を説明するた
めの、ＭＯＳＦＥＴ素子構造を形成する工程を示す断面
図である。以下図面に沿って順に形成方法を説明する。
めの、ＭＯＳＦＥＴ素子構造を形成する工程を示す断面
図である。以下図面に沿って順に形成方法を説明する。
【０００９】まず、図１（ａ）に示すように、Ｐ型（又
はＮ型）シリコン基板１１にシリコン酸化膜１２を通常
の酸化工程によって２００Å程度厚さに形成する。その
後、通常のＣＶＤ工程により、耐酸化性膜としてＳｉ3
Ｎ4 膜１３を０．１５μｍ程度厚さに形成する。
はＮ型）シリコン基板１１にシリコン酸化膜１２を通常
の酸化工程によって２００Å程度厚さに形成する。その
後、通常のＣＶＤ工程により、耐酸化性膜としてＳｉ3
Ｎ4 膜１３を０．１５μｍ程度厚さに形成する。
【００１０】次に、図１（ｂ）に示すように、通常のエ
ッチングプロセスにより、Ｓｉ3 Ｎ4 膜１３の後にチャ
ネル領域となる部分の上部を開口し、後にソース領域と
なる第１領域と、ドレイン領域となる第２領域とにＳｉ
3 Ｎ4 膜１３が残存するようにパターンニングする。
ッチングプロセスにより、Ｓｉ3 Ｎ4 膜１３の後にチャ
ネル領域となる部分の上部を開口し、後にソース領域と
なる第１領域と、ドレイン領域となる第２領域とにＳｉ
3 Ｎ4 膜１３が残存するようにパターンニングする。
【００１１】次に、図１（ｃ）に示すように、通常の酸
化工程、例えば、ＷｅＴ−Ｏ2 、７気圧、の雰囲気中で
１０００℃、３０分間の熱処理で、酸化膜１２の前記開
口部分に厚い酸化膜を形成する。
化工程、例えば、ＷｅＴ−Ｏ2 、７気圧、の雰囲気中で
１０００℃、３０分間の熱処理で、酸化膜１２の前記開
口部分に厚い酸化膜を形成する。
【００１２】次に、図１（ｄ）に示すように、後にＭＯ
ＳＦＥＴのソース・ドレイン領域として使用することを
目的としたＳｉ3 Ｎ4 膜１３下の前記第１、第２領域に
Ｎ型（又はＰ型）の不純物を高濃度に通常のイオン注入
法（例えば、Ａｓを１７０ＫｅＶ，１×１０16ｃｍ-2）
で導入することにより高濃度不純物層１４を形成する。
この際、酸化膜１２の厚い部分をマスクとして用いるこ
とにより、不純物層１４はセルフアライン的に分離され
て形成できる。
ＳＦＥＴのソース・ドレイン領域として使用することを
目的としたＳｉ3 Ｎ4 膜１３下の前記第１、第２領域に
Ｎ型（又はＰ型）の不純物を高濃度に通常のイオン注入
法（例えば、Ａｓを１７０ＫｅＶ，１×１０16ｃｍ-2）
で導入することにより高濃度不純物層１４を形成する。
この際、酸化膜１２の厚い部分をマスクとして用いるこ
とにより、不純物層１４はセルフアライン的に分離され
て形成できる。
【００１３】しかるのちに、図２（ａ）に示すように、
通常のアニール工程、例えばＮ2 ガス雰囲気中、１００
０℃、１２０分間の熱処理を行うことにより、前記第
１、第２領域にソース・ドレイン領域１５を形成する。
通常のアニール工程、例えばＮ2 ガス雰囲気中、１００
０℃、１２０分間の熱処理を行うことにより、前記第
１、第２領域にソース・ドレイン領域１５を形成する。
【００１４】つづいて、図２（ｂ）に示すように、シリ
コン酸化膜１２を等方性エッチングすることにより、シ
リコン酸化膜を一部残存させたままソース・ドレイン領
域を一部露出させる。
コン酸化膜１２を等方性エッチングすることにより、シ
リコン酸化膜を一部残存させたままソース・ドレイン領
域を一部露出させる。
【００１５】その後、図２（ｃ）に示すように、ポリシ
リコンを通常のＣＶＤ工程により厚さ０．２μｍ程度堆
積し、ポリシリコン層１６を形成する。その後、少なく
ともポリシリコン層１６のソース・ドレイン領域間であ
ってＭＯＳＦＥＴのチャネル領域となる部分を例えばレ
ーザビームを照射することによって単結晶化する。
リコンを通常のＣＶＤ工程により厚さ０．２μｍ程度堆
積し、ポリシリコン層１６を形成する。その後、少なく
ともポリシリコン層１６のソース・ドレイン領域間であ
ってＭＯＳＦＥＴのチャネル領域となる部分を例えばレ
ーザビームを照射することによって単結晶化する。
【００１６】次に、図２（ｄ）に示すように、酸化工程
により、少なくともＭＯＳＦＥＴのチャネル領域となる
シリコン１６表面にゲート酸化膜１７を形成し、最後に
ゲート酸化膜１７上にゲート電極１８をパターニング形
成する。
により、少なくともＭＯＳＦＥＴのチャネル領域となる
シリコン１６表面にゲート酸化膜１７を形成し、最後に
ゲート酸化膜１７上にゲート電極１８をパターニング形
成する。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＭＯＳＦＥＴのチャネル領域下部である基板内
に絶縁体層が形成されているので通常のＭＯＳＦＥＴに
比べ高いパンチスルー耐圧を確保することができる。
よれば、ＭＯＳＦＥＴのチャネル領域下部である基板内
に絶縁体層が形成されているので通常のＭＯＳＦＥＴに
比べ高いパンチスルー耐圧を確保することができる。
【００１８】また、チャネル領域下部の反対導電型不純
物濃度は薄くすることが出来るため大きなソース・ドレ
イン領域間電流を得ることが出来、また、ソース・ドレ
イン領域と基板との間の接合ブレークダウン、バンド間
トンネリングによる酸化膜の劣化がおこらないため、素
子の信頼性の向上が望める。
物濃度は薄くすることが出来るため大きなソース・ドレ
イン領域間電流を得ることが出来、また、ソース・ドレ
イン領域と基板との間の接合ブレークダウン、バンド間
トンネリングによる酸化膜の劣化がおこらないため、素
子の信頼性の向上が望める。
【００１９】本発明はこの様なＭＯＳＦＥＴを、フィー
ルド酸化膜形成に一般に用いられているＬＯＣＯＳ工程
を利用し形成しているので、簡単な工程で形成可能とな
るのである。
ルド酸化膜形成に一般に用いられているＬＯＣＯＳ工程
を利用し形成しているので、簡単な工程で形成可能とな
るのである。
【図１】本発明の実施例を説明するための工程断面図。
【図２】本発明の実施例を説明するための工程断面図。
１１ シリコン基板 １２ シリコン酸化膜 １３ Ｓｉ3 Ｎ4 膜 １４ 高濃度不純物層 １５ ソース・ドレイン領域 １６ ポリシリコン層 １７ ゲート酸化膜 １８ ゲート電極
Claims (1)
- 【請求項１】 半導体基板の第１領域及び第２領域上に
耐酸化性膜を形成する工程と、 前記耐酸化性膜をマスクとして前記基板を熱処理するこ
とにより前記第１領域と前記第２領域との間に酸化膜を
形成する工程と、 前記酸化膜をマスクとして前記第１及び第２領域に不純
物を導入することによりソース領域及びドレイン領域を
形成する工程と、 前記酸化膜の表層部をエッチング除去することにより前
記ソース領域及びドレイン領域の一部を露出させる工程
と、 前記ソース及びドレイン領域及び残余の前記酸化膜上に
半導体結晶層を積層することによりチャネル領域を形成
する工程と、 前記チャネル領域上にゲート酸化膜及びゲート電極を形
成する工程とを含むことを特徴とする半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7706392A JPH05283687A (ja) | 1992-03-31 | 1992-03-31 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7706392A JPH05283687A (ja) | 1992-03-31 | 1992-03-31 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283687A true JPH05283687A (ja) | 1993-10-29 |
Family
ID=13623340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7706392A Pending JPH05283687A (ja) | 1992-03-31 | 1992-03-31 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283687A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599728A (en) * | 1994-04-07 | 1997-02-04 | Regents Of The University Of California | Method of fabricating a self-aligned high speed MOSFET device |
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
-
1992
- 1992-03-31 JP JP7706392A patent/JPH05283687A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599728A (en) * | 1994-04-07 | 1997-02-04 | Regents Of The University Of California | Method of fabricating a self-aligned high speed MOSFET device |
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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