JPH0616559B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0616559B2 JPH0616559B2 JP25886385A JP25886385A JPH0616559B2 JP H0616559 B2 JPH0616559 B2 JP H0616559B2 JP 25886385 A JP25886385 A JP 25886385A JP 25886385 A JP25886385 A JP 25886385A JP H0616559 B2 JPH0616559 B2 JP H0616559B2
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- JP
- Japan
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- region
- semiconductor substrate
- source
- conductivity type
- single crystal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係わり、特に高速で
動作し、かつ微細加工に適し、大規模集積回路化に適し
た構造を有するＭＯＳ型半導体素子を少なくとも一つ含
む半導体装置の製造方法に関する。
動作し、かつ微細加工に適し、大規模集積回路化に適し
た構造を有するＭＯＳ型半導体素子を少なくとも一つ含
む半導体装置の製造方法に関する。
従来、高速で動作し微細加工に適する半導体装置の代表
的な素子の例として、シリコンゲート型ＭＯＳトランジ
スタがあり、例えばエル・エル・バダス(L.L.Vadasg)，エイ・
エス・グローブ(A.S.Grove)，ティー・エイ・ロウェ
（Ｔ．ＡＲｏｗｅ）及びジー・イー・ムア（G.E.Moor
e）の論文“シリコン・ゲート・テクノロジィ（Silicon
−gate technology），”アイ・イー・イー・イー・ス
ペクトラム（IEEE Spectrum），６，Ｐ28，Ｏｃｔ １
９６９に記載されている。
的な素子の例として、シリコンゲート型ＭＯＳトランジ
スタがあり、例えばエル・エル・バダス(L.L.Vadasg)，エイ・
エス・グローブ(A.S.Grove)，ティー・エイ・ロウェ
（Ｔ．ＡＲｏｗｅ）及びジー・イー・ムア（G.E.Moor
e）の論文“シリコン・ゲート・テクノロジィ（Silicon
−gate technology），”アイ・イー・イー・イー・ス
ペクトラム（IEEE Spectrum），６，Ｐ28，Ｏｃｔ １
９６９に記載されている。
従来のシリコンゲート型ＭＯＳトランジスタでは、シリ
コンゲートのセルファラインでソース領域，ドレイン領
域の不純物を、選択的に形成可能で、ゲート電極とドレ
イン領域，ソース領域との重なりはドレイン領域とソー
ス領域の半導体基板中の接合の深さと同程度の距離に自
動位置合せが出来る様になっていた。
コンゲートのセルファラインでソース領域，ドレイン領
域の不純物を、選択的に形成可能で、ゲート電極とドレ
イン領域，ソース領域との重なりはドレイン領域とソー
ス領域の半導体基板中の接合の深さと同程度の距離に自
動位置合せが出来る様になっていた。
上述した半導体装置では、構成要素となるシリコンゲー
ト型ＭＯＳトランジスタのゲート電極によるセルファラ
インでソース領域とドレイン領域が得られたが、ソース
領域とドレイン領域は金属配線層と結合する必要があ
り、ソース領域とドレイン領域はある程度半導体基板中
の接合深さが必要であった。例えば、シリコン素子で金
属配線がアルミニウムである場合０．３μ程度以上の接
合の深さが必要である。それ以上浅いとアロイスパイク
により接合が破壊される恐れがあるからである。従って
ゲート電極幅は所望するチャンネル長より０．６μ程度
長くなり素子寸法がそれだけ大きくなる欠点があった。
ト型ＭＯＳトランジスタのゲート電極によるセルファラ
インでソース領域とドレイン領域が得られたが、ソース
領域とドレイン領域は金属配線層と結合する必要があ
り、ソース領域とドレイン領域はある程度半導体基板中
の接合深さが必要であった。例えば、シリコン素子で金
属配線がアルミニウムである場合０．３μ程度以上の接
合の深さが必要である。それ以上浅いとアロイスパイク
により接合が破壊される恐れがあるからである。従って
ゲート電極幅は所望するチャンネル長より０．６μ程度
長くなり素子寸法がそれだけ大きくなる欠点があった。
従来は、前述ゲートによるセルファラインでゲート電極
をソース領域、ドレイン領域に位置合せする必要がな
く、それだけ位置合せの余裕をもつ必要がなくなり微細
化に適し高速動作する素子が得られる有効な手段であっ
た。しかし、近年は位置合せは精度は技術進歩に従って
0.05μ程度迄、９９％以上の確率で達成可能となった
為、むしろこの接合の深さによる素子寸法増大が問題と
なって来た。
をソース領域、ドレイン領域に位置合せする必要がな
く、それだけ位置合せの余裕をもつ必要がなくなり微細
化に適し高速動作する素子が得られる有効な手段であっ
た。しかし、近年は位置合せは精度は技術進歩に従って
0.05μ程度迄、９９％以上の確率で達成可能となった
為、むしろこの接合の深さによる素子寸法増大が問題と
なって来た。
また、ドレイン領域，ソース領域の接合の深さは拡散層
を形成する時の熱処理により決定するので製造条件によ
り０．０５〜０．２μ程度以上のばらつきが生じること
も多く短チャンネル化に伴って素子の耐圧不良を発生す
ることがあった。
を形成する時の熱処理により決定するので製造条件によ
り０．０５〜０．２μ程度以上のばらつきが生じること
も多く短チャンネル化に伴って素子の耐圧不良を発生す
ることがあった。
また、ソース領域，ドレイン領域と基板間に寄生静電容
量が存在し高速での動作能力を低下させる欠点もあっ
た。
量が存在し高速での動作能力を低下させる欠点もあっ
た。
本発明の特徴は、半導体基板に高エネルギーで酸素粒子
ビームを照射し、熱処理して基板表面に対し直角に素子
間分離用絶縁物領域および横方向拡散防止用絶縁物領域
を形成する工程と、チャンネル領域となる部分の表面に
マスク材料を形成したのち前記半導体基板と逆導電型不
純物を導入し熱処理して接合の深さが前記両絶縁物領域
より浅い位置になるようソース・ドレイン領域を形成す
る工程と、前記マスク材料を除去じたのち、全面に多結
晶シリコン膜を形成し、不要の多結晶シリコンを除去し
たのち、レーザ光線でアニールして単結晶化すると共
に、前記ソース・ドレイン領域上の単結晶に先に形成し
たソース・ドレイン領域より不純物を拡散させる工程
と、前記チャンネル領域の単結晶領域を前記半導体基板
と同導電型にする工程と、前記半導体基板と同導電型に
した領域を含む単結晶表面にゲート酸化膜を形成し、さ
らに前記ゲート酸化膜の所定領域上にゲート電極を形成
する工程とを含む半導体装置の製造方法にある。
ビームを照射し、熱処理して基板表面に対し直角に素子
間分離用絶縁物領域および横方向拡散防止用絶縁物領域
を形成する工程と、チャンネル領域となる部分の表面に
マスク材料を形成したのち前記半導体基板と逆導電型不
純物を導入し熱処理して接合の深さが前記両絶縁物領域
より浅い位置になるようソース・ドレイン領域を形成す
る工程と、前記マスク材料を除去じたのち、全面に多結
晶シリコン膜を形成し、不要の多結晶シリコンを除去し
たのち、レーザ光線でアニールして単結晶化すると共
に、前記ソース・ドレイン領域上の単結晶に先に形成し
たソース・ドレイン領域より不純物を拡散させる工程
と、前記チャンネル領域の単結晶領域を前記半導体基板
と同導電型にする工程と、前記半導体基板と同導電型に
した領域を含む単結晶表面にゲート酸化膜を形成し、さ
らに前記ゲート酸化膜の所定領域上にゲート電極を形成
する工程とを含む半導体装置の製造方法にある。
なお前記絶縁物領域は、チャンネルとなる領域以外の少
なくとも全てのソース領域とドレイン領域に対向する側
面に存在することが望ましく、また前記絶縁物領域はシ
リコン基板を用いる半導体装置では酸化シリコンか窒化
シリコンで形成することが好都合である。
なくとも全てのソース領域とドレイン領域に対向する側
面に存在することが望ましく、また前記絶縁物領域はシ
リコン基板を用いる半導体装置では酸化シリコンか窒化
シリコンで形成することが好都合である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の製造方法で得られた半導体
装置を示す縦断面図である。第１図に示すように、本実
施例では、半導体基板１上のドレイン領域２とソース領
域３の間に絶縁物領域４があり、前述絶縁物４上にチャ
ンネルとなる領域６があり、チャンネル上にゲート電極
７がある。層間絶縁膜８にドレイン領域とソース領域に
金属配線層１０とを導通させる為にコンタクト孔９が形
成されている。素子間分離の為に絶縁物層５が形成され
ている。ドレイン領域２、ソース領域３の接合の深さは
前述の絶縁物領域４の存在でチャンネル長に影響してい
ない。後述する様に本発明の半導体装置の場合、チャン
ネル領域６はドレイン領域２、ソース領域３をほぼ形成
した後形成出来る為、ソース領域、ドレイン領域のチャ
ンネル長に与える横拡がりの影響はチャンネル領域の深
さ程度である。
装置を示す縦断面図である。第１図に示すように、本実
施例では、半導体基板１上のドレイン領域２とソース領
域３の間に絶縁物領域４があり、前述絶縁物４上にチャ
ンネルとなる領域６があり、チャンネル上にゲート電極
７がある。層間絶縁膜８にドレイン領域とソース領域に
金属配線層１０とを導通させる為にコンタクト孔９が形
成されている。素子間分離の為に絶縁物層５が形成され
ている。ドレイン領域２、ソース領域３の接合の深さは
前述の絶縁物領域４の存在でチャンネル長に影響してい
ない。後述する様に本発明の半導体装置の場合、チャン
ネル領域６はドレイン領域２、ソース領域３をほぼ形成
した後形成出来る為、ソース領域、ドレイン領域のチャ
ンネル長に与える横拡がりの影響はチャンネル領域の深
さ程度である。
第２図(a)〜(d)は本発明の一実施例の製造方法を説明す
るために工程順に示した半導体ペレットの縦断面図であ
る。本実施例は次の工程により作成することが出来る。
るために工程順に示した半導体ペレットの縦断面図であ
る。本実施例は次の工程により作成することが出来る。
まず、第２図(a)に示すようにＰ型のシリコン基板１１
に200〜300ＫｅＶの高エネルギーで酸素粒子ビームを選
択的に１４，１５で示す領域にシリコン基板１１，表面
から０．５μ程度の深さに打ち込み1000℃程度の窒素雰
囲気中で熱処理を行い１４，１５の領域を酸化する。
に200〜300ＫｅＶの高エネルギーで酸素粒子ビームを選
択的に１４，１５で示す領域にシリコン基板１１，表面
から０．５μ程度の深さに打ち込み1000℃程度の窒素雰
囲気中で熱処理を行い１４，１５の領域を酸化する。
次に、第２図(b)に示すように、後にチャンネル領域と
シリコン基板１１を同一導電型にする為にホトレジスト
２１でマスクした後、全面にヒ素を50〜100ＫｅＶ程度
で、１×1015〜１×1016atm・/cm2程イオン注入する。そ
の後９５０℃程の窒素雰囲気中で熱処理を行って接合の
深さを０．２μ程にする。
シリコン基板１１を同一導電型にする為にホトレジスト
２１でマスクした後、全面にヒ素を50〜100ＫｅＶ程度
で、１×1015〜１×1016atm・/cm2程イオン注入する。そ
の後９５０℃程の窒素雰囲気中で熱処理を行って接合の
深さを０．２μ程にする。
次に、第２図(c)に示すようにホトレジスト２１を除去
し全面に多結晶シリコン膜５００Å程成長し、不要の多
結晶シリコンを除去した後レーザ光線でアニールして多
結晶シリコンを単結晶シリコン化すると同時にシリコン
基板１１よりヒ素を前述の単結晶化したシリコン中に拡
散しドレイン領域１２、ソース領域１３を形成する。そ
の後、単結晶化したシリコン層でチャンネル領域となる
領域２３をシリコン基板１１と同電導型化する為に150K
eV程のエネルギでホウ素を1011〜1013atm/cm2程イオン
注入する。
し全面に多結晶シリコン膜５００Å程成長し、不要の多
結晶シリコンを除去した後レーザ光線でアニールして多
結晶シリコンを単結晶シリコン化すると同時にシリコン
基板１１よりヒ素を前述の単結晶化したシリコン中に拡
散しドレイン領域１２、ソース領域１３を形成する。そ
の後、単結晶化したシリコン層でチャンネル領域となる
領域２３をシリコン基板１１と同電導型化する為に150K
eV程のエネルギでホウ素を1011〜1013atm/cm2程イオン
注入する。
次に、第２図(d)に示すように２００Å程のゲート酸化
膜２２を形成し多結晶シリコンゲート電極１７を形成す
る。多結晶シリコンゲート電極の位置合せ精度は前述の
様に近年は０．０５μ程の精度でも実現可能となってい
る。次いで、スパッタ酸化膜やBPSG膜などにより層間絶
縁膜を形成することで表面を平坦化した後、コンタクト
孔１９を形成し金属配線２０を形成すると第１図の構造
が得られる。
膜２２を形成し多結晶シリコンゲート電極１７を形成す
る。多結晶シリコンゲート電極の位置合せ精度は前述の
様に近年は０．０５μ程の精度でも実現可能となってい
る。次いで、スパッタ酸化膜やBPSG膜などにより層間絶
縁膜を形成することで表面を平坦化した後、コンタクト
孔１９を形成し金属配線２０を形成すると第１図の構造
が得られる。
本実施例で最終的なドレイン領域１２、ソース領域１３
の接合の深さは０．３μ程で、ドレイン領域、ソース領
域の横方向への拡散はそれぞれ0.05μ程である。従来の
シリコンゲート型ＭＯＳトランジスタの場合前述横拡が
りは、０．３μ位と考えられる。
の接合の深さは０．３μ程で、ドレイン領域、ソース領
域の横方向への拡散はそれぞれ0.05μ程である。従来の
シリコンゲート型ＭＯＳトランジスタの場合前述横拡が
りは、０．３μ位と考えられる。
尚、シリコン基板はＮ型でもよく、その時は、ドレイン
領域，ソース領域を形成する不純物はホウ素でよいこと
は言うまでもない。
領域，ソース領域を形成する不純物はホウ素でよいこと
は言うまでもない。
以上説明した様に、ソース領域、ドレイン領域の対向す
る側面に絶縁膜層を形成することによりドレイン領域、
ソース領域の横方向の拡散を、前述シリコン素子の場合
で６分の１程（０．３→0.05μ）に低減出来、かつ基板
とドレイン領域，ソース領域の寄生静電容量を５０％程
低減出来る効果がある。
る側面に絶縁膜層を形成することによりドレイン領域、
ソース領域の横方向の拡散を、前述シリコン素子の場合
で６分の１程（０．３→0.05μ）に低減出来、かつ基板
とドレイン領域，ソース領域の寄生静電容量を５０％程
低減出来る効果がある。
第１図は本発明の一実施例の製造方法で得られた半導体
装置を示す縦断面図である。第２図（ａ）〜（ｄ）は本
発明の一実施例の半導体装置の製造方法を説明するため
に工程順に示した半導体ペレットの縦断面図である。 １……半導体基板、２……ドレイン領域、３……ソース
領域、４……絶縁物領域、５……素子間分離の絶縁物領
域、６……チャンネル領域、７……ゲート電極、８……
層間絶縁膜、９……コンタクト孔、１０……金属配線
層、１１……Ｐ型シリコン基板、１２……ドレイン領
域、１３……ソース領域、１４……絶縁物領域、１５…
…素子間分離の絶縁物領域、１７……ゲート電極、１８
……層間絶縁物領域、１９……コンタクト孔、２０……
金属配線層、２１……ホトレジスト、２２……ゲート酸
化膜、２３……チャンネルとなる領域。
装置を示す縦断面図である。第２図（ａ）〜（ｄ）は本
発明の一実施例の半導体装置の製造方法を説明するため
に工程順に示した半導体ペレットの縦断面図である。 １……半導体基板、２……ドレイン領域、３……ソース
領域、４……絶縁物領域、５……素子間分離の絶縁物領
域、６……チャンネル領域、７……ゲート電極、８……
層間絶縁膜、９……コンタクト孔、１０……金属配線
層、１１……Ｐ型シリコン基板、１２……ドレイン領
域、１３……ソース領域、１４……絶縁物領域、１５…
…素子間分離の絶縁物領域、１７……ゲート電極、１８
……層間絶縁物領域、１９……コンタクト孔、２０……
金属配線層、２１……ホトレジスト、２２……ゲート酸
化膜、２３……チャンネルとなる領域。
Claims (1)
- 【請求項１】半導体基板に高エネルギーで酸素粒子ビー
ムを照射し、熱処理して基板表面に対し直角に素子間分
離用絶縁物領域および横方向拡散防止用絶縁物領域を形
成する工程と、チャンネル領域となる部分の表面にマス
ク材料を形成したのち前記半導体基板と逆導電型不純物
を導入し熱処理して接合の深さが前記両絶縁物領域より
浅い位置になるようソース・ドレイン領域を形成する工
程と、前記マスク材料を除去したのち、全面に多結晶シ
リコン膜を形成し、不要の多結晶シリコンを除去したの
ち、レーザ光線でアニールして単結晶化すると共に、前
記ソース・ドレイン領域上の単結晶に先に形成したソー
ス・ドレイン領域より不純物を拡散させる工程と、前記
チャンネル領域の単結晶領域を前記半導体基板と同導電
型にする工程と、前記半導体基板と同導電型にした領域
を含む単結晶表面にゲート酸化膜を形成し、さらに前記
ゲート酸化膜の所定領域上にゲート電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25886385A JPH0616559B2 (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25886385A JPH0616559B2 (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118576A JPS62118576A (ja) | 1987-05-29 |
| JPH0616559B2 true JPH0616559B2 (ja) | 1994-03-02 |
Family
ID=17326078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25886385A Expired - Lifetime JPH0616559B2 (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616559B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2840797B2 (ja) * | 1991-02-22 | 1998-12-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5821563A (en) | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US7271453B2 (en) * | 2004-09-20 | 2007-09-18 | International Business Machines Corporation | Buried biasing wells in FETS |
-
1985
- 1985-11-18 JP JP25886385A patent/JPH0616559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62118576A (ja) | 1987-05-29 |
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