JPH0243339B2 - - Google Patents
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- JPH0243339B2 JPH0243339B2 JP54096746A JP9674679A JPH0243339B2 JP H0243339 B2 JPH0243339 B2 JP H0243339B2 JP 54096746 A JP54096746 A JP 54096746A JP 9674679 A JP9674679 A JP 9674679A JP H0243339 B2 JPH0243339 B2 JP H0243339B2
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- JP
- Japan
- Prior art keywords
- oxide film
- gate
- barrier
- forming
- source
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は小型化およびLSI化に適したMOSト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
近年、MOSトランジスタの微小化に伴い、そ
の短チヤンネル効果が発生し、又その影響を除く
ためにソースおよびドレインの拡散の深さを浅く
すると拡散層の抵抗が増大するという不都合があ
つた。一方、MOSトランジスタをLSI化する場
合に、ソースおよびドレインに対するコンタクト
形成時、これ等のコンタクトとゲート電極間の合
せマージンのために、集積度が低下するという欠
点があつた。このような欠点は、MOSメモリそ
の他LSIへの適用に対して大きな支障となつた。
の短チヤンネル効果が発生し、又その影響を除く
ためにソースおよびドレインの拡散の深さを浅く
すると拡散層の抵抗が増大するという不都合があ
つた。一方、MOSトランジスタをLSI化する場
合に、ソースおよびドレインに対するコンタクト
形成時、これ等のコンタクトとゲート電極間の合
せマージンのために、集積度が低下するという欠
点があつた。このような欠点は、MOSメモリそ
の他LSIへの適用に対して大きな支障となつた。
この発明の目的は、上記のごとき短チヤンネル
効果を防止するとともに、拡散層抵抗の増加やコ
ンタクト形式による集積度の低下することのな
い、小型で、かつLSI化に適した高性能MOSト
ランジスタをの製造方法提供するにある。
効果を防止するとともに、拡散層抵抗の増加やコ
ンタクト形式による集積度の低下することのな
い、小型で、かつLSI化に適した高性能MOSト
ランジスタをの製造方法提供するにある。
本発明によれば、半導体基板上にゲート酸化膜
とゲート電極を有するゲート構造を形成する工程
と、前記ゲート構造の上部に、エツチングに対し
てバリアーとなり熱処理に対して耐え得る所定の
パターンのバリヤーを形成する工程と、前記ゲー
ト構造をエツチングにより前記バリヤーよりもア
ンダーカツトする工程と、前記アンダーカツトさ
れたゲート構造の側面および前記半導体基板の表
面を酸化する工程と、方向性イオンエツチングを
行つて前記半導体基板表面の酸化膜を前記バリヤ
ーの陰となる部分を残して除去する工程と、前記
バリヤーを除去する工程と、ソースおよびドレイ
ン領域にイオン注入を行い、前記バリヤーの陰に
なつて残された酸化膜の直下に浅い不純物層を、
前記酸化膜を除去した部分に深い不純物層をそれ
ぞれ形成する工程と、前記ソースおよびドレイン
領域のコンタクト部にマスクを形成する工程と、
加熱により前記浅い拡散層を押し込んで前記ゲー
ト電極の縁端直下で互いに重複させ、同時に前記
ソースおよびドレイン領域のマスクで覆われてい
ない部分を酸化する工程とを含むことを特徴とす
る、MOSトランジスタの製造方法が得られる。
とゲート電極を有するゲート構造を形成する工程
と、前記ゲート構造の上部に、エツチングに対し
てバリアーとなり熱処理に対して耐え得る所定の
パターンのバリヤーを形成する工程と、前記ゲー
ト構造をエツチングにより前記バリヤーよりもア
ンダーカツトする工程と、前記アンダーカツトさ
れたゲート構造の側面および前記半導体基板の表
面を酸化する工程と、方向性イオンエツチングを
行つて前記半導体基板表面の酸化膜を前記バリヤ
ーの陰となる部分を残して除去する工程と、前記
バリヤーを除去する工程と、ソースおよびドレイ
ン領域にイオン注入を行い、前記バリヤーの陰に
なつて残された酸化膜の直下に浅い不純物層を、
前記酸化膜を除去した部分に深い不純物層をそれ
ぞれ形成する工程と、前記ソースおよびドレイン
領域のコンタクト部にマスクを形成する工程と、
加熱により前記浅い拡散層を押し込んで前記ゲー
ト電極の縁端直下で互いに重複させ、同時に前記
ソースおよびドレイン領域のマスクで覆われてい
ない部分を酸化する工程とを含むことを特徴とす
る、MOSトランジスタの製造方法が得られる。
次に、本発明によるMOSトランジスタについ
て、実施例を挙げ、図面を参照して詳細に説明す
る。
て、実施例を挙げ、図面を参照して詳細に説明す
る。
第１図はこの発明の第１の実施例の製造工程を
断面的に示したもので、まず図１の工程におい
て、半導体基板１０１上にフイールド酸化膜１０
２及びチヤンネルストツパ拡散層１０３を形成す
る。次に、ゲート酸化膜１０４、ポリSiゲート１
０５、絶縁膜１０６およびチツ化膜１０７を形成
したのち、チツ化膜１０７上にレジストマスクに
よつてチツ化膜のパタニングを行いゲート領域を
形成する。更に、絶縁膜１０６、ポリSi１０５お
よびゲート酸化膜１０４をエツチングし、かつチ
ツ化膜１０７よりもアンダーカツトする。今、チ
ツ化膜１０７の厚さを2040Åとし、200keVのエ
ネルギによつてソースおよびドレイン領域にリン
のイオン注入を行う。ここに、200keVのエネル
ギによるSiNへのリンのイオン注入の深さはRp＝
0.1602μ、且つ注入不純物の深さの幅はΔRp＝
0.0444μであるから、チツ化膜１０７の厚さを
0.1602＋0.0444≒0.204μとした時、チツ化膜１０
７中を正規分布函数の（＋σ）〜∞までの百分
率、即ち約40％近くはSiNを透過し、Si中にも注
入される。一方、200keVのリンはSi中にRp＝
0.2539の深さで侵入し、ΔRp＝0.0775μであるか
ら、N+拡散層１０９の浅い接合の深さは約xj＝
0.2539＋0.0775≒0.33μになる。かくして、深い接
合１０９と、ポリSiゲート１０５の縁端に重複す
るような領域をもつた浅い接合１０８とが形成さ
れる。
断面的に示したもので、まず図１の工程におい
て、半導体基板１０１上にフイールド酸化膜１０
２及びチヤンネルストツパ拡散層１０３を形成す
る。次に、ゲート酸化膜１０４、ポリSiゲート１
０５、絶縁膜１０６およびチツ化膜１０７を形成
したのち、チツ化膜１０７上にレジストマスクに
よつてチツ化膜のパタニングを行いゲート領域を
形成する。更に、絶縁膜１０６、ポリSi１０５お
よびゲート酸化膜１０４をエツチングし、かつチ
ツ化膜１０７よりもアンダーカツトする。今、チ
ツ化膜１０７の厚さを2040Åとし、200keVのエ
ネルギによつてソースおよびドレイン領域にリン
のイオン注入を行う。ここに、200keVのエネル
ギによるSiNへのリンのイオン注入の深さはRp＝
0.1602μ、且つ注入不純物の深さの幅はΔRp＝
0.0444μであるから、チツ化膜１０７の厚さを
0.1602＋0.0444≒0.204μとした時、チツ化膜１０
７中を正規分布函数の（＋σ）〜∞までの百分
率、即ち約40％近くはSiNを透過し、Si中にも注
入される。一方、200keVのリンはSi中にRp＝
0.2539の深さで侵入し、ΔRp＝0.0775μであるか
ら、N+拡散層１０９の浅い接合の深さは約xj＝
0.2539＋0.0775≒0.33μになる。かくして、深い接
合１０９と、ポリSiゲート１０５の縁端に重複す
るような領域をもつた浅い接合１０８とが形成さ
れる。
次に、第１図(2)の工程において、酸化雰囲気中
で半導体及びポリSi１０５を酸化し、酸化膜１１
０を形成する。それから、図３の工程で、チツ化
膜１０７をマスクとして、例えばCF4＋H2の混合
ガスによる反応性スパツタ−エツチング等の方向
性エツチングによつて、１１０ａの部分のみを残
して酸化膜１１０を除去する。この場合、レジス
トマスク１１１を用いて拡散層１０９の領域の一
部のみを開口することも出来るので、拡散層１０
９上に電極配線を走らせるのに有効である。最後
に、図４の工程において、チツ化膜１０７を除去
し、開口したコンタクトに電極配線１１２，１１
２′等を形成する。
で半導体及びポリSi１０５を酸化し、酸化膜１１
０を形成する。それから、図３の工程で、チツ化
膜１０７をマスクとして、例えばCF4＋H2の混合
ガスによる反応性スパツタ−エツチング等の方向
性エツチングによつて、１１０ａの部分のみを残
して酸化膜１１０を除去する。この場合、レジス
トマスク１１１を用いて拡散層１０９の領域の一
部のみを開口することも出来るので、拡散層１０
９上に電極配線を走らせるのに有効である。最後
に、図４の工程において、チツ化膜１０７を除去
し、開口したコンタクトに電極配線１１２，１１
２′等を形成する。
上記のごとく、形成されたMOSトランジスタ
によれば、浅い拡散層１０８によつてMOSトラ
ンジスタの短チヤンネル効果を減少させることが
できるし、この層はゲートに対して自己整合の状
態にある。領域の長さはアンダーカツトの深さで
精密にコントロールが可能であり、かつ最初のゲ
ートのパターンに対しても自己整合状態になつて
いる。即ち、浅い拡散層１０８の領域はアンダー
カツトされて出来上つた後のポリSiゲート１０５
に自己整合で、且つ酸化膜１０９との境界とも自
己整合になつている。そのために、マスクずれの
入る余地がなく、マスクずれのマージンを必要と
しない。一方、深い接合１０９の存在により拡散
層配線に際して、その抵抗を減らせるのに有効で
ある。又、コンタクトは深い拡散層１０９に自己
整合的に作られているので、アロイスパイク等の
心配はないし、別にアロイスパイクに対する対策
としては必要に応じて、深い拡散層１０９に対し
て押し込みを行なうことができる。更に、ポリSi
ゲート１０５にも自己整合になつているので、ゲ
ート電極とコンタクトの合せマージンは不要とな
り、高密度化が可能となる。
によれば、浅い拡散層１０８によつてMOSトラ
ンジスタの短チヤンネル効果を減少させることが
できるし、この層はゲートに対して自己整合の状
態にある。領域の長さはアンダーカツトの深さで
精密にコントロールが可能であり、かつ最初のゲ
ートのパターンに対しても自己整合状態になつて
いる。即ち、浅い拡散層１０８の領域はアンダー
カツトされて出来上つた後のポリSiゲート１０５
に自己整合で、且つ酸化膜１０９との境界とも自
己整合になつている。そのために、マスクずれの
入る余地がなく、マスクずれのマージンを必要と
しない。一方、深い接合１０９の存在により拡散
層配線に際して、その抵抗を減らせるのに有効で
ある。又、コンタクトは深い拡散層１０９に自己
整合的に作られているので、アロイスパイク等の
心配はないし、別にアロイスパイクに対する対策
としては必要に応じて、深い拡散層１０９に対し
て押し込みを行なうことができる。更に、ポリSi
ゲート１０５にも自己整合になつているので、ゲ
ート電極とコンタクトの合せマージンは不要とな
り、高密度化が可能となる。
第２図はこの発明による第２の実施例の製造工
程を断面的に示したものである。図１の工程にお
いては、まず最初に、第１の実施例におけると同
様のプロセスによつて、ゲート構造を形成後、低
温、例えば750℃位でスチーム酸化を行う。これ
によつて、ポリSi１０５は高濃度のリンがドープ
されているので、厚い酸化膜２０２が形成され、
半導体基板１０１には薄い酸化膜２０１が形成さ
れる。しかる後、図２の工程において、高エネル
ギーのリンのイオン注入を行うと、第１の実施例
と同様に浅いｎ型不純物層１０８と深い不純物層
１０９とが形成される。次に、図３の工程で、再
び酸化を行い酸化膜１１０を形成する。この場
合、特に、比較的高温で酸化を行い、浅い拡散層
１０８の押込みによりその領域をポリSiゲート１
０５の縁端直下で互に重複するように形成するこ
とが必要である。以後は第１の実施例と同様に、
(4)の工程を経て(5)に示すような構造のMOSトラ
ンジスタが得られる。
程を断面的に示したものである。図１の工程にお
いては、まず最初に、第１の実施例におけると同
様のプロセスによつて、ゲート構造を形成後、低
温、例えば750℃位でスチーム酸化を行う。これ
によつて、ポリSi１０５は高濃度のリンがドープ
されているので、厚い酸化膜２０２が形成され、
半導体基板１０１には薄い酸化膜２０１が形成さ
れる。しかる後、図２の工程において、高エネル
ギーのリンのイオン注入を行うと、第１の実施例
と同様に浅いｎ型不純物層１０８と深い不純物層
１０９とが形成される。次に、図３の工程で、再
び酸化を行い酸化膜１１０を形成する。この場
合、特に、比較的高温で酸化を行い、浅い拡散層
１０８の押込みによりその領域をポリSiゲート１
０５の縁端直下で互に重複するように形成するこ
とが必要である。以後は第１の実施例と同様に、
(4)の工程を経て(5)に示すような構造のMOSトラ
ンジスタが得られる。
上記第２の実施例においては、ポリゲートの側
面酸化膜２０２を厚くすることによつて、ポリSi
の酸化膜の耐圧が半導体基板の酸化膜の耐圧より
低いのをカバーすることが出来る。
面酸化膜２０２を厚くすることによつて、ポリSi
の酸化膜の耐圧が半導体基板の酸化膜の耐圧より
低いのをカバーすることが出来る。
第３図はこの発明の第３の実施例の製造工程を
断面的に示したものである。この実施例において
は、前記第２図(2)の工程における方向性反応イオ
ンエツチングを行つた後、イオン注入を行う前に
チツ化膜１０７を除去し、その後に、第３図(1)の
工程に示すようなソースおよびドレインにイオン
注入を行なう。チツ化膜１０７の陰となつて残つ
た酸化膜３０１の直下には、浅い不純物層１０８
と、それ以外の深い不純物層１０９を形成する。
次に、(2)の工程において、チツ化膜３０２をソー
スおよびドレインのコンタクト部に形成し、これ
をマスクとしてソースおよびドレイン領域に酸化
膜を形成する。この時、同時に不純物層１０８
は、押込みによつて、第２の実施例と同じよう
に、ポリSiゲート１０５の縁端直下まで達するよ
うにする。それから、(3)の工程でチツ化膜３０２
を除去し、ソースおよびドレイン電極１１２，１
１２′を形成する。この実施例では、浅い拡散層
上の酸化膜は薄いゲート酸化膜に比較的厚く出来
る酸化膜を重ねたものであるから、第１の実施例
に於ける窒化膜と同じような役目を果たし、下の
浅い拡散層を比較的厚くできる。
断面的に示したものである。この実施例において
は、前記第２図(2)の工程における方向性反応イオ
ンエツチングを行つた後、イオン注入を行う前に
チツ化膜１０７を除去し、その後に、第３図(1)の
工程に示すようなソースおよびドレインにイオン
注入を行なう。チツ化膜１０７の陰となつて残つ
た酸化膜３０１の直下には、浅い不純物層１０８
と、それ以外の深い不純物層１０９を形成する。
次に、(2)の工程において、チツ化膜３０２をソー
スおよびドレインのコンタクト部に形成し、これ
をマスクとしてソースおよびドレイン領域に酸化
膜を形成する。この時、同時に不純物層１０８
は、押込みによつて、第２の実施例と同じよう
に、ポリSiゲート１０５の縁端直下まで達するよ
うにする。それから、(3)の工程でチツ化膜３０２
を除去し、ソースおよびドレイン電極１１２，１
１２′を形成する。この実施例では、浅い拡散層
上の酸化膜は薄いゲート酸化膜に比較的厚く出来
る酸化膜を重ねたものであるから、第１の実施例
に於ける窒化膜と同じような役目を果たし、下の
浅い拡散層を比較的厚くできる。
第４図は、この発明の第４の実施例について、
その特徴とする主要工程を断面的に示したもので
ある。今、ｎチヤンネルで考えると、先の実施例
に付加的に、浅いｐ型不純物層１１３と深いｐ型
不純物層１１４を形成すれば、トランジスタのし
きい値電圧の調整と、パンチスルー電圧の低下の
防止が可能となる。又、基板１０１として低不純
物濃度の基板を用いることにより、拡散層１０９
と基板１０１との結合容量を小さくすることも出
来る。
その特徴とする主要工程を断面的に示したもので
ある。今、ｎチヤンネルで考えると、先の実施例
に付加的に、浅いｐ型不純物層１１３と深いｐ型
不純物層１１４を形成すれば、トランジスタのし
きい値電圧の調整と、パンチスルー電圧の低下の
防止が可能となる。又、基板１０１として低不純
物濃度の基板を用いることにより、拡散層１０９
と基板１０１との結合容量を小さくすることも出
来る。
第５図は、この発明の第５の実施例について、
その特徴とする主要工程を断面的に示したもので
ある。この実施例は、先の実施例に付加的に、ｐ
型拡散層１１５を拡散層１０９に対して自己整合
的に形成することによつて得られる。これには、
まず、第１図の(1)の工程において、ｐ型不純物を
チツ化膜１０７を透過しないような低エネルギで
イオン注入し、それから、例えばN2中で熱処理
によりドライブインし、しかる後、第１図におい
て示した工程の処理を行えば良い。このようにす
ると、ｐ型拡散層１１５の層によりパンチスルー
を抑制することが可能となる。勿論、浅いｐ型不
純物層１１３、または深いｐ型不純物層１１４の
ようなｐ型不純物層を必要に応じて併用的に形成
することも出来る。
その特徴とする主要工程を断面的に示したもので
ある。この実施例は、先の実施例に付加的に、ｐ
型拡散層１１５を拡散層１０９に対して自己整合
的に形成することによつて得られる。これには、
まず、第１図の(1)の工程において、ｐ型不純物を
チツ化膜１０７を透過しないような低エネルギで
イオン注入し、それから、例えばN2中で熱処理
によりドライブインし、しかる後、第１図におい
て示した工程の処理を行えば良い。このようにす
ると、ｐ型拡散層１１５の層によりパンチスルー
を抑制することが可能となる。勿論、浅いｐ型不
純物層１１３、または深いｐ型不純物層１１４の
ようなｐ型不純物層を必要に応じて併用的に形成
することも出来る。
第６図は、この発明の第６の実施例について、
その特徴とする主要工程を断面的に示したもので
ある。この実施例によれば、絶縁物単結晶基板１
１６を、例えば、サフアイアを用いたSOS構造と
し、その基板上にエピタキシアル半導体層１１７
を形成する。この構造は、いままでに述べてきた
全ての実施例に対して適用することができる。
その特徴とする主要工程を断面的に示したもので
ある。この実施例によれば、絶縁物単結晶基板１
１６を、例えば、サフアイアを用いたSOS構造と
し、その基板上にエピタキシアル半導体層１１７
を形成する。この構造は、いままでに述べてきた
全ての実施例に対して適用することができる。
第７図は、この発明の第７の実施例としてＣ−
MOSインバータを例としてその製造工程を断面
的に示したものである。この実施例は、(1)の工程
において、まず、ｎ型半導体基板１０１にｐ型不
純物層６０１（ｐ−wall）を形成する。それか
ら、フイールド酸化膜１０２を形成する。以下第
１の実施例と同様の処理によつて、(1)の工程に示
すようなゲート構造を作り、レジスト６０２をマ
スクとしてｎ型不純物（例えばリン）をイオン注
入し、浅いソースおよびドレイン拡散層６０４と
深い拡散層６０３を形成する。次に、(2)の工程に
おいて、ｎ型不純物拡散層６０６，６０７を形成
する。次に、(3)の工程において、前述の第１、ま
たは第２の実施例に示した方法によつて、酸化お
よびレジスト６０８をマスクとした方向性反応エ
ツチングを行なつてコンタクトを形成せしめ、最
後の工程(4)において、配線層６０９，６１０，６
１１を形成する。このような構造のＣ−MOSで
は、ポリSiゲート１０５として、例えばリンのｎ
型不純物をドープしたものを考えた。しかし、ｎ
チヤンネルにｎ型不純物、ｐチヤンネルにｐ型不
純物をドープしたものを考えることも可能であ
る。又、ｐ−wallを考える代りに、ｎ−wallと
することもできる。
MOSインバータを例としてその製造工程を断面
的に示したものである。この実施例は、(1)の工程
において、まず、ｎ型半導体基板１０１にｐ型不
純物層６０１（ｐ−wall）を形成する。それか
ら、フイールド酸化膜１０２を形成する。以下第
１の実施例と同様の処理によつて、(1)の工程に示
すようなゲート構造を作り、レジスト６０２をマ
スクとしてｎ型不純物（例えばリン）をイオン注
入し、浅いソースおよびドレイン拡散層６０４と
深い拡散層６０３を形成する。次に、(2)の工程に
おいて、ｎ型不純物拡散層６０６，６０７を形成
する。次に、(3)の工程において、前述の第１、ま
たは第２の実施例に示した方法によつて、酸化お
よびレジスト６０８をマスクとした方向性反応エ
ツチングを行なつてコンタクトを形成せしめ、最
後の工程(4)において、配線層６０９，６１０，６
１１を形成する。このような構造のＣ−MOSで
は、ポリSiゲート１０５として、例えばリンのｎ
型不純物をドープしたものを考えた。しかし、ｎ
チヤンネルにｎ型不純物、ｐチヤンネルにｐ型不
純物をドープしたものを考えることも可能であ
る。又、ｐ−wallを考える代りに、ｎ−wallと
することもできる。
なお、上記の実施例においては、チツ化膜のマ
スクを用いたが、例えば、薄いTa等のリフラク
トリーメタルのような、イオン注入に対しては透
過し、エツチングに対してはバリヤーになり、か
つ熱処理には耐えられるような材質のメタルを用
いることができることは言うまでもない。
スクを用いたが、例えば、薄いTa等のリフラク
トリーメタルのような、イオン注入に対しては透
過し、エツチングに対してはバリヤーになり、か
つ熱処理には耐えられるような材質のメタルを用
いることができることは言うまでもない。
さらに、上記の実施例においては、ポリSiゲー
トおよびそれの酸化膜を用いたが、モリブデンそ
の他のリフラクトリー金属およびそれ等のシリコ
ン合金の多層構造をゲートとし、側面の酸化膜に
気相成長酸化膜を用いることによつて同様の構造
を実現できる。
トおよびそれの酸化膜を用いたが、モリブデンそ
の他のリフラクトリー金属およびそれ等のシリコ
ン合金の多層構造をゲートとし、側面の酸化膜に
気相成長酸化膜を用いることによつて同様の構造
を実現できる。
以上の説明によつて明らかなように、本発明に
よれば、短チヤンネル効果を防止することがで
き、かつ、拡散層抵抗の増加やコンタクト形式に
よる集積度の低下も防ぐことができるから、結果
として、性能の向上は勿論のこと、より小型化と
LSI化を可能とする点において得られる効果は大
きい。
よれば、短チヤンネル効果を防止することがで
き、かつ、拡散層抵抗の増加やコンタクト形式に
よる集積度の低下も防ぐことができるから、結果
として、性能の向上は勿論のこと、より小型化と
LSI化を可能とする点において得られる効果は大
きい。
第１図、第２図および第３図は、この発明の第
１、第２および第３の実施例の製造工程をそれぞ
れ示した断面図、第４図、第５図および第６図
は、この発明の第４、第５および第６の実施例に
ついて、それぞれその特徴とする主要工程を示し
た断面図、第７図はこの発明の第７の実施例の製
造工程を示した断面図である。図において、１０
１は半導体基板、１０２はフイールド酸化膜、１
０３はチヤンネルストツパ拡散層、１０４はゲー
ト酸化膜、１０５はポリSiゲート、１０６は絶縁
膜、１０７はチツ化膜、１０８は浅い拡散層（浅
い接合、または不純物層）、１０９は深い拡散層
（深い接合、または不純物層）、１１０は酸化膜、
１１０ａは酸化膜１１０の一部、１１１はレジス
トマスク、１１２，１１２′は電極配線、１１３
は浅いｐ型不純物層、１１４は深いｐ型不純物
層、１１５はｐ型拡散層、１１６は単結晶基板、
１１７はエピタキシアル半導体層、２０１は薄い
酸化膜、２０２は厚い酸化膜、３０１は残りの酸
化膜、３０２はチツ化膜である。
１、第２および第３の実施例の製造工程をそれぞ
れ示した断面図、第４図、第５図および第６図
は、この発明の第４、第５および第６の実施例に
ついて、それぞれその特徴とする主要工程を示し
た断面図、第７図はこの発明の第７の実施例の製
造工程を示した断面図である。図において、１０
１は半導体基板、１０２はフイールド酸化膜、１
０３はチヤンネルストツパ拡散層、１０４はゲー
ト酸化膜、１０５はポリSiゲート、１０６は絶縁
膜、１０７はチツ化膜、１０８は浅い拡散層（浅
い接合、または不純物層）、１０９は深い拡散層
（深い接合、または不純物層）、１１０は酸化膜、
１１０ａは酸化膜１１０の一部、１１１はレジス
トマスク、１１２，１１２′は電極配線、１１３
は浅いｐ型不純物層、１１４は深いｐ型不純物
層、１１５はｐ型拡散層、１１６は単結晶基板、
１１７はエピタキシアル半導体層、２０１は薄い
酸化膜、２０２は厚い酸化膜、３０１は残りの酸
化膜、３０２はチツ化膜である。
Claims (1)
- １ 半導体基板上にゲート酸化膜とゲート電極を
有するゲート構造を形成する工程と、前記ゲート
構造の上部に、エツチングに対してバリアーとな
り熱処理に対して耐え得る所定のパターンのバリ
ヤーを形成する工程と、前記ゲート構造をエツチ
ングにより前記バリヤーよりもアンダーカツトす
る工程と、前記アンダーカツトされたゲート構造
の側面および前記半導体基板の表面を酸化する工
程と、方向性イオンエツチングを行つて前記半導
体基板表面の酸化膜を前記バリヤーの陰となる部
分を残して除去する工程と、前記バリヤーを除去
する工程と、ソースおよびドレイン領域にイオン
注入を行い、前記バリヤーの陰になつて残された
酸化膜の直下に浅い不純物層を、前記酸化膜を除
去した部分に深い不純物層をそれぞれ形成する工
程と、前記ソースおよびドレイン領域のコンタク
ト部にマスクを形成する工程と、加熱により前記
浅い拡散層を押し込んで前記ゲート電極の縁端直
下で互いに重複させ、同時に前記ソースおよびド
レイン領域のマスクで覆われていない部分を酸化
する工程とを含むことを特徴とする、MOSトラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9674679A JPS5621370A (en) | 1979-07-31 | 1979-07-31 | Mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9674679A JPS5621370A (en) | 1979-07-31 | 1979-07-31 | Mos transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5621370A JPS5621370A (en) | 1981-02-27 |
| JPH0243339B2 true JPH0243339B2 (ja) | 1990-09-28 |
Family
ID=14173238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9674679A Granted JPS5621370A (en) | 1979-07-31 | 1979-07-31 | Mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5621370A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| JPS62190049A (ja) * | 1986-02-17 | 1987-08-20 | Kita Nippon Shokuhin Kogyo Kk | センタ−入りおかきの製法 |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386177A (en) * | 1977-01-07 | 1978-07-29 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS53112069A (en) * | 1977-03-11 | 1978-09-30 | Nippon Telegr & Teleph Corp <Ntt> | Production of mis transistor |
| JPS5424582A (en) * | 1977-07-27 | 1979-02-23 | Hitachi Ltd | Manufacture for mis semiconductor device |
-
1979
- 1979-07-31 JP JP9674679A patent/JPS5621370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5621370A (en) | 1981-02-27 |
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