JPH02189965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02189965A JPH02189965A JP1010508A JP1050889A JPH02189965A JP H02189965 A JPH02189965 A JP H02189965A JP 1010508 A JP1010508 A JP 1010508A JP 1050889 A JP1050889 A JP 1050889A JP H02189965 A JPH02189965 A JP H02189965A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 14
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 238000001020 plasma etching Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000001259 photo etching Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 238000005468 ion implantation Methods 0.000 description 13
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000005587 bubbling Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000029052 metamorphosis Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＣＭＯ８集
積回路装置のウェル形成方法に関する。
積回路装置のウェル形成方法に関する。
従来、ＣＭＯ８集積回路装置のウェル形成は一般的に第
３図に示す工程により形成されている。
３図に示す工程により形成されている。
すなわち、まずＰ型シリコン基板１０１０表面に酸化膜
２０１を５００人形成し、フォトレジスト２０２を写真
食刻法により形成し、これをマスクにリンをイオン注入
してリンイオン注入層１０６を形成する（第２図（ａ）
）。
２０１を５００人形成し、フォトレジスト２０２を写真
食刻法により形成し、これをマスクにリンをイオン注入
してリンイオン注入層１０６を形成する（第２図（ａ）
）。
次に、フォトレジスト２０２を除去し、リンイオン注入
層１０３を覆うようにフォトレジスト２０３を写真食刻
法により形成し、これをマスクにボロンをイオン注入し
、ボロンイオン注入層１０９を形成する（第２図（ｂ）
）。
層１０３を覆うようにフォトレジスト２０３を写真食刻
法により形成し、これをマスクにボロンをイオン注入し
、ボロンイオン注入層１０９を形成する（第２図（ｂ）
）。
次に熱処理によりリンイオン注入層１０６及びボロンイ
オン注入層１０９を拡散し、Ｎウェル１１０及びＰウェ
ル１１１を形成する（第２図（Ｃ乃。
オン注入層１０９を拡散し、Ｎウェル１１０及びＰウェ
ル１１１を形成する（第２図（Ｃ乃。
その後通常の工程に従ってＮウェル１１０上にＰチャネ
ルＭＯ８）ランジスタを、Ｐウェル１１１」二にＮチャ
ネルＭＯ８）ランジスタをそれぞれ形成してＣＭＯ８集
積回路装置は完成する。
ルＭＯ８）ランジスタを、Ｐウェル１１１」二にＮチャ
ネルＭＯ８）ランジスタをそれぞれ形成してＣＭＯ８集
積回路装置は完成する。
上述した従来のＣＭＯ８集積回路装置のウェル形成方法
では、２種類のウェル、つまりＮウェルとＰウェルを形
成するために２回のフォトレジスト工程が必要である。
では、２種類のウェル、つまりＮウェルとＰウェルを形
成するために２回のフォトレジスト工程が必要である。
このフォトレジスト工程は、最も工数のかかる工程のた
め、２回のフォトレジスト工程はコストの面また歩留り
の面から考えて好まいしものではないと言う問題点があ
った。
め、２回のフォトレジスト工程はコストの面また歩留り
の面から考えて好まいしものではないと言う問題点があ
った。
また、ＮウェルとＰウェルの接する部分での両ウェルの
不純物濃度は、目合せのずれによって異なってくるため
、各製造ロットごとにウェル耐圧やラッチアップ耐性が
異なり、十分なラッチア、ツブ耐性を確保するためには
ＰチャネルＭＯ８）ランジスタとＮチャネルＭＯ８）ラ
ンジスタの間隔を大きくしなくてはならず集積度を向上
させることができないと言う問題点があった。
不純物濃度は、目合せのずれによって異なってくるため
、各製造ロットごとにウェル耐圧やラッチアップ耐性が
異なり、十分なラッチア、ツブ耐性を確保するためには
ＰチャネルＭＯ８）ランジスタとＮチャネルＭＯ８）ラ
ンジスタの間隔を大きくしなくてはならず集積度を向上
させることができないと言う問題点があった。
本発明は、半導体装置の製造方法において一導電型の半
導体基板主表面に第１の絶縁膜を形成しその上に多結晶
シリコンを形成し、さらにその上に第２の絶縁膜を形成
する工程と、第２の絶縁膜上に写真食刻法により選択的
にフォトレジストを形成し、このフォトレジストをマス
クに第２の絶縁膜を選択的に除去する工程と、このフォ
トレジストと選択的に残された第２の絶縁膜をマスクに
第１の不純物を一導電型の半導体基板に選択的に注入す
る工程と、選択的に残された第２の絶縁膜をマスクに多
結晶シリコンを選択的に酸化して酸化膜を形成する工程
と、選択的に残された第２の絶縁膜と、多結晶シリコン
の酸化されていない部分を除去する工程と、多結晶シリ
コンの酸化膜をマスクに一導電型の半導体基板に選択的
に第２の不純物を注入する工程を有することを特徴とす
る。
導体基板主表面に第１の絶縁膜を形成しその上に多結晶
シリコンを形成し、さらにその上に第２の絶縁膜を形成
する工程と、第２の絶縁膜上に写真食刻法により選択的
にフォトレジストを形成し、このフォトレジストをマス
クに第２の絶縁膜を選択的に除去する工程と、このフォ
トレジストと選択的に残された第２の絶縁膜をマスクに
第１の不純物を一導電型の半導体基板に選択的に注入す
る工程と、選択的に残された第２の絶縁膜をマスクに多
結晶シリコンを選択的に酸化して酸化膜を形成する工程
と、選択的に残された第２の絶縁膜と、多結晶シリコン
の酸化されていない部分を除去する工程と、多結晶シリ
コンの酸化膜をマスクに一導電型の半導体基板に選択的
に第２の不純物を注入する工程を有することを特徴とす
る。
第１の絶縁膜としては窒化膜あるいは酸化膜を用いるこ
とが好ましい。
とが好ましい。
さらに、第１の絶縁膜としては窒化膜と酸化膜の多層膜
を用いることもできる。
を用いることもできる。
また、第２の絶縁膜としては窒化膜あるいは窒化膜と酸
化膜の多層膜を用いることができる。
化膜の多層膜を用いることができる。
上述した従来のＣＭＯ８集積回路装置のウェル形成法は
２種類のウェルを形成するために２回のフォトレジスト
工程を必要とするのに対し、本発明においては同様の２
種類のウェルを形成するのに１回のフォトレジスト工程
で行なえ、また２種類のウェルが自己整合的に形成され
る。
２種類のウェルを形成するために２回のフォトレジスト
工程を必要とするのに対し、本発明においては同様の２
種類のウェルを形成するのに１回のフォトレジスト工程
で行なえ、また２種類のウェルが自己整合的に形成され
る。
＝５−
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例の工程断面図
である。
である。
第１図（ａ） ： Ｐ型シリコン基板１０１に窒化膜１
０２を５００人程成長する。次に多結晶シリコン１０３
を１５００〜２０００人程成長し、その変成窒化膜１０
４を１０００人程成変成る。
０２を５００人程成長する。次に多結晶シリコン１０３
を１５００〜２０００人程成長し、その変成窒化膜１０
４を１０００人程成変成る。
第１図（ｂ）：次に写真食刻法によりフォトレジスト１
０５を形成し、リアクティブイオンエッチにより窒化膜
１０４を選択的にエツチングする。
０５を形成し、リアクティブイオンエッチにより窒化膜
１０４を選択的にエツチングする。
次にリンを２００〜３００ＫｅＶのエネルギードーズ量
Ｉ Ｘ １０１３〜１０”ｃｍ ”でＰ型シリコン基板
１０１にイオン注入しリンイオン注入層１０６を形成す
る。
Ｉ Ｘ １０１３〜１０”ｃｍ ”でＰ型シリコン基板
１０１にイオン注入しリンイオン注入層１０６を形成す
る。
第１図（Ｃ）：次にフォトレジスト１０５を除去し、窒
化膜１０４をマスクに熱酸化法により多結晶シリコン１
０３を酸化し３０００〜４０００人の酸化膜１０７を形
成する。この時の熱処理によりリンイオン注入層１０６
はリンが活性化され、Ｎ型拡散層１０８となる。
化膜１０４をマスクに熱酸化法により多結晶シリコン１
０３を酸化し３０００〜４０００人の酸化膜１０７を形
成する。この時の熱処理によりリンイオン注入層１０６
はリンが活性化され、Ｎ型拡散層１０８となる。
第１図（ｄ）：次に窒化膜１０４及び多結晶シリコン１
０３を除去する。次に残った酸化膜１０７をマスクにボ
ロンを３０〜５０ＫｅＶのエネルギでドーズ量Ｉ Ｘ
１０１３〜Ｉ Ｘ １０”ｃｍ−２程イオン注入し、Ｐ
型シリコン基板１０１にボロンイオン注入層１０９を形
成する。
０３を除去する。次に残った酸化膜１０７をマスクにボ
ロンを３０〜５０ＫｅＶのエネルギでドーズ量Ｉ Ｘ
１０１３〜Ｉ Ｘ １０”ｃｍ−２程イオン注入し、Ｐ
型シリコン基板１０１にボロンイオン注入層１０９を形
成する。
第１図（ｅ）：次に酸化膜１０７を除去し、窒素雰囲気
中で１１００℃、６時間の熱処理をしてＮ型拡散層１０
８及びボロンイオン注入層１０９の不純物を拡散してＮ
ウェル１１０及びＰウェル１１１をそれぞれ形成する。
中で１１００℃、６時間の熱処理をしてＮ型拡散層１０
８及びボロンイオン注入層１０９の不純物を拡散してＮ
ウェル１１０及びＰウェル１１１をそれぞれ形成する。
第１図（ｒ）：その後通常の工程に従ってＭＯＳトラン
ジスタを形成する。すなわちＰ＋チャネルストッパー１
１２及びフィールド酸化膜１１３を形成した後、ゲート
酸化膜１１４を成長する。次にゲート電極１１５を写真
食刻法により形成し、Ｎ＋拡散層１１６．Ｐ＋拡散層１
１７を形成し、次に層間絶縁膜１１８を成長し、アルミ
ニウム電極１１９を形成して、ＣＭＯＳ集積回路装置は
完成する。
ジスタを形成する。すなわちＰ＋チャネルストッパー１
１２及びフィールド酸化膜１１３を形成した後、ゲート
酸化膜１１４を成長する。次にゲート電極１１５を写真
食刻法により形成し、Ｎ＋拡散層１１６．Ｐ＋拡散層１
１７を形成し、次に層間絶縁膜１１８を成長し、アルミ
ニウム電極１１９を形成して、ＣＭＯＳ集積回路装置は
完成する。
なお本実施例ではＮ型の不純物であるリンを最初にイオ
ン注入し、次にＰ型の不純物であるボロンをイオン注入
して、ウェルを形成しているが、イオン注入の順序を逆
にしても注入エネルギーを適当に選べば、何ら問題はな
く本実施例と同様のウェルを形成することができる。
ン注入し、次にＰ型の不純物であるボロンをイオン注入
して、ウェルを形成しているが、イオン注入の順序を逆
にしても注入エネルギーを適当に選べば、何ら問題はな
く本実施例と同様のウェルを形成することができる。
第２図（ａ）〜（ｄ）は本発明の他の実施例の工程断面
図である。
図である。
第２図（ａ） ： Ｐ型シリコン基板１０１に深さ５μ
の溝を形成し、そこに酸化膜３０１を埋設する。
の溝を形成し、そこに酸化膜３０１を埋設する。
次に酸化膜３０２を５００人程形成し、引き続いて多結
晶シリコン１０３を１０００〜１５００人程形成し、次
に変成膜１０４を１０００〜１５００人程形成する。
晶シリコン１０３を１０００〜１５００人程形成し、次
に変成膜１０４を１０００〜１５００人程形成する。
第変成（ｂ）二次に写真食刻法によりフォトレジスト１
０５を形成し、窒化膜１０４をフォトレジスト１０５を
マスクにエツチングして除去する。
０５を形成し、窒化膜１０４をフォトレジスト１０５を
マスクにエツチングして除去する。
次にボロンをエネルギー５０〜１５０ＫｅＶでドーズ量
１×１０１３〜Ｉ Ｘ １０１４ｃｍ−２程イオン注入
しボロンイオン注入層１０９を形成する。
１×１０１３〜Ｉ Ｘ １０１４ｃｍ−２程イオン注入
しボロンイオン注入層１０９を形成する。
第２図（Ｃ）二次にフォトレジス）１０５を除去し、残
っている窒化膜１０４をマスクに多結晶シリコン１０３
を酸化し、酸化膜１０７を２０００人〜３０００人形成
する。この時の熱工程により注入されたボロンが活性化
され、Ｐ型拡散層３０３となる。次に酸化膜１０７をマ
スクにリンをエネルギー１０Ｏ−２００ＫｅＶでドーズ
量１×１０１３〜Ｉ Ｘ １０１４ｃｍ−２程イオン注
入し、リンイオン注入層１０６を形成する。
っている窒化膜１０４をマスクに多結晶シリコン１０３
を酸化し、酸化膜１０７を２０００人〜３０００人形成
する。この時の熱工程により注入されたボロンが活性化
され、Ｐ型拡散層３０３となる。次に酸化膜１０７をマ
スクにリンをエネルギー１０Ｏ−２００ＫｅＶでドーズ
量１×１０１３〜Ｉ Ｘ １０１４ｃｍ−２程イオン注
入し、リンイオン注入層１０６を形成する。
第２図（ｄ）：次に窒素雰囲気中で１１００℃６時間の
熱処理により不純物を拡散し、Ｎウェル１１０、Ｐウェ
ル１１１を形成する。その後、通常の工程に従ってＮウ
ェル１１０上にＰチャネルＭＯ８）ランジスタ、Ｐウェ
ル１１１上にＮチャネルＭＯＳ）ランジスタを形成して
完成する。
熱処理により不純物を拡散し、Ｎウェル１１０、Ｐウェ
ル１１１を形成する。その後、通常の工程に従ってＮウ
ェル１１０上にＰチャネルＭＯ８）ランジスタ、Ｐウェ
ル１１１上にＮチャネルＭＯＳ）ランジスタを形成して
完成する。
この実施例では、ＮウェルとＰウェルの間に溝が形成さ
れているためウェルの耐圧を向上させることができ、ま
たラッチアップ耐性も向上でき、より集積度を向上でき
るという利点がある。
れているためウェルの耐圧を向上させることができ、ま
たラッチアップ耐性も向上でき、より集積度を向上でき
るという利点がある。
一
〔発明の効果〕
以上説明したように本発明は、ＮウェルとＰウェルの２
種類のウェルを形成する際に、多結晶シリコンの選択酸
化を利用することにより、１回のフォトレジスト工程だ
けで、２種類のウェルを形成することができるため、従
来のウェル形成法に比べ大幅な工程数を削減でき、従っ
て製造コストを低減でき、また歩留を向上させることが
できる効果がある。
種類のウェルを形成する際に、多結晶シリコンの選択酸
化を利用することにより、１回のフォトレジスト工程だ
けで、２種類のウェルを形成することができるため、従
来のウェル形成法に比べ大幅な工程数を削減でき、従っ
て製造コストを低減でき、また歩留を向上させることが
できる効果がある。
また不純物のイオン注入のマスクとして用いる酸化膜は
多結晶シリコンの選択酸化によって形成されるため、シ
リコン基板を選択酸化する場合に比べ、基板に与えるス
トレスが少なく結晶欠陥の発生を抑えることができる効
果がある。
多結晶シリコンの選択酸化によって形成されるため、シ
リコン基板を選択酸化する場合に比べ、基板に与えるス
トレスが少なく結晶欠陥の発生を抑えることができる効
果がある。
また、多結晶シリコンの選択酸化時にイオン注入した不
純物の再分布が生じるが、多結晶シリコンとシリコン基
板との間に絶縁膜があるため、不純物の多結晶シリコン
への拡散を抑えることが出来、ＭＯＳ）ランジスタの特
性に大きな影響を与えるシリコン基板表面の不純物濃度
の変動が大きくならない。従って、ＭＯＳ）ランジスタ
の特性変動が少ない信頼性の高い集積回路を得ることが
できる。
純物の再分布が生じるが、多結晶シリコンとシリコン基
板との間に絶縁膜があるため、不純物の多結晶シリコン
への拡散を抑えることが出来、ＭＯＳ）ランジスタの特
性に大きな影響を与えるシリコン基板表面の不純物濃度
の変動が大きくならない。従って、ＭＯＳ）ランジスタ
の特性変動が少ない信頼性の高い集積回路を得ることが
できる。
また、２種類のウェルが自己整合的に形成されるため、
従来の２回のフォトレジスト工程で必要であった目金マ
ージンが必要でなくなり、ＰチャネルＭＯ８）ランジス
タとＮチャネルＭＯ８）ランジスタの間隔を小さくする
ことができ、集積度を向上させることができる効果があ
る。
従来の２回のフォトレジスト工程で必要であった目金マ
ージンが必要でなくなり、ＰチャネルＭＯ８）ランジス
タとＮチャネルＭＯ８）ランジスタの間隔を小さくする
ことができ、集積度を向上させることができる効果があ
る。
また、２種類のウェルが自己整合的に形成されるため２
種類のウェル、つまりＰウェルとＮウェルの接している
部分の両ウェルの不純物濃度が常に同じに保たれ、ウェ
ルの耐圧や０ＭＯ８特有のラッチアップ耐性の変動が小
さくなる。従って、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの間隔を小さくした場合で
も、ラッチアップ耐性を確保でき、信頼性の高い集積回
路を得ることができる。
種類のウェル、つまりＰウェルとＮウェルの接している
部分の両ウェルの不純物濃度が常に同じに保たれ、ウェ
ルの耐圧や０ＭＯ８特有のラッチアップ耐性の変動が小
さくなる。従って、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの間隔を小さくした場合で
も、ラッチアップ耐性を確保でき、信頼性の高い集積回
路を得ることができる。
第１図（ａ）〜（ｆ）は本発明の一実施例１の工程断面
図、第２図（ａ）〜（ｄ）は本発明の他の実施例２の工
程断面図、第３図（ａ）〜（ｃ）は従来のウェル形成の
工程断面図である。 １０１・・・・・・Ｐ型シリコン基板、１０２，１０４
・・・・・・窒化膜、１０３・・・・・・多結晶シリコ
ン、１０５゜２０２．２０３・・・・・・フォトレジス
ｌ−１１０６・・・・・・リンイオン注入層、１０７，
２０１，３０２・・・・・・酸化膜、１０８・・・・・
・Ｎ型拡散層、１０９・・・・・・ボロンイオン注入層
、１１０・・・・・・Ｎウェル、１１１・・・・・・Ｐ
ウェル、１１２・・・・・・Ｐ＋チャネルスト、ジノく
−１１３・・・・・・フィールド酸化膜、１１４・・・
・・・ゲート酸化膜、１１５・・・・・・ゲート電極、
１１６・・・・・・Ｎ＋拡散層、１１７・・・・・・Ｐ
＋拡散層、１１８・・・・・・層間絶縁膜、１１９・・
・・・アルミ電極、３０３・・・・・・Ｐ型拡散層。 代理人 弁理士 内 原 晋
図、第２図（ａ）〜（ｄ）は本発明の他の実施例２の工
程断面図、第３図（ａ）〜（ｃ）は従来のウェル形成の
工程断面図である。 １０１・・・・・・Ｐ型シリコン基板、１０２，１０４
・・・・・・窒化膜、１０３・・・・・・多結晶シリコ
ン、１０５゜２０２．２０３・・・・・・フォトレジス
ｌ−１１０６・・・・・・リンイオン注入層、１０７，
２０１，３０２・・・・・・酸化膜、１０８・・・・・
・Ｎ型拡散層、１０９・・・・・・ボロンイオン注入層
、１１０・・・・・・Ｎウェル、１１１・・・・・・Ｐ
ウェル、１１２・・・・・・Ｐ＋チャネルスト、ジノく
−１１３・・・・・・フィールド酸化膜、１１４・・・
・・・ゲート酸化膜、１１５・・・・・・ゲート電極、
１１６・・・・・・Ｎ＋拡散層、１１７・・・・・・Ｐ
＋拡散層、１１８・・・・・・層間絶縁膜、１１９・・
・・・アルミ電極、３０３・・・・・・Ｐ型拡散層。 代理人 弁理士 内 原 晋
Claims (2)
- （１）半導体装置の製造方法において、半導体基板主表
面上に多結晶シリコン層を形成する工程と、前記多結晶
シリコン層の上に絶縁膜を形成する工程と、前記絶縁膜
上に選択的にフォトレジストを形成し、前記フォトレジ
ストをマスクに前記絶縁膜を選択的に除去する工程と前
記フォトレジストと前記絶縁膜の選択的に残された部分
をマスクに一導電型の不純物を前記半導体基板に選択的
に注入する工程と、前記絶縁膜の選択的に残された部分
をマスクに前記多結晶シリコン層を選択的に酸化し酸化
膜を形成する工程と、前記絶縁膜の選択的に残された部
分と、前記多結晶シリコン層の酸化されていない部分を
除去する工程と、前記多結晶シリコン層を選択的に酸化
して形成された酸化膜をマスクに他の導電型の不純物を
前記半導体基板に選択的に注入する工程とを有すること
を特徴とする半導体装置の製造方法。 - （２）前記多結晶シリコン層を形成する以前に前記半導
体基板主表面に他の絶縁膜を形成する工程をさらに有す
ることを特徴とする請求項１記載の半導体装置の製造方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010508A JP2550691B2 (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010508A JP2550691B2 (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189965A true JPH02189965A (ja) | 1990-07-25 |
| JP2550691B2 JP2550691B2 (ja) | 1996-11-06 |
Family
ID=11752158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010508A Expired - Lifetime JP2550691B2 (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550691B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219768A (en) * | 1989-05-10 | 1993-06-15 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device |
| US5362670A (en) * | 1992-08-10 | 1994-11-08 | Sharp Kabushiki Kaisha | Semiconductor device producing method requiring only two masks for completion of element isolation regions and P- and N-wells |
| JPH0945794A (ja) * | 1995-07-26 | 1997-02-14 | Lg Semicon Co Ltd | 半導体素子のツインウェルの形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167440A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61290754A (ja) * | 1985-06-19 | 1986-12-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-01-18 JP JP1010508A patent/JP2550691B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167440A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61290754A (ja) * | 1985-06-19 | 1986-12-20 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5219768A (en) * | 1989-05-10 | 1993-06-15 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device |
| US5362670A (en) * | 1992-08-10 | 1994-11-08 | Sharp Kabushiki Kaisha | Semiconductor device producing method requiring only two masks for completion of element isolation regions and P- and N-wells |
| JPH0945794A (ja) * | 1995-07-26 | 1997-02-14 | Lg Semicon Co Ltd | 半導体素子のツインウェルの形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2550691B2 (ja) | 1996-11-06 |
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