JP3175873B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3175873B2 JP3175873B2 JP13750893A JP13750893A JP3175873B2 JP 3175873 B2 JP3175873 B2 JP 3175873B2 JP 13750893 A JP13750893 A JP 13750893A JP 13750893 A JP13750893 A JP 13750893A JP 3175873 B2 JP3175873 B2 JP 3175873B2
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Description
【0001】
【産業上の利用分野】この発明は、アナログ・デジタル
混載型半導体装置などの半導体装置の製造方法に関する
ものである。
混載型半導体装置などの半導体装置の製造方法に関する
ものである。
【0002】
【従来の技術】近年、Bi−CMOS製造技術は、デジ
タル用途中心に研究が進み、バイポーラ型トランジスタ
の周波数特性の向上とMOS型トランジスタの微細化の
方向で製造技術の複雑化、新技術の導入等により新デバ
イス構造が次々と実用化されるようになってきた。一
方、画像信号処理用としては、これまでバイポーラ素子
のIIL素子を利用し簡単なロジック回路を付加した製
品展開を実施してきたが、近年のダウンサイジングの流
れの中で、より多くの性能と特性を満足する回路が望ま
れており、それに対応する製造技術としては、回路設計
方法の便利さおよび効率を考慮すると、Bi−CMOS
によるアナログ・デジタル混載の1チップの方向を採ら
ざるを得ない状況になりつつある。しかしながら、必然
的に製造コストの増大を招くことになるため、ロジック
回路特性を若干落しても、総合的な製品の性能を向上さ
せつつ、製造コストを抑えた製造技術の開発要望が年々
強くなっている。
タル用途中心に研究が進み、バイポーラ型トランジスタ
の周波数特性の向上とMOS型トランジスタの微細化の
方向で製造技術の複雑化、新技術の導入等により新デバ
イス構造が次々と実用化されるようになってきた。一
方、画像信号処理用としては、これまでバイポーラ素子
のIIL素子を利用し簡単なロジック回路を付加した製
品展開を実施してきたが、近年のダウンサイジングの流
れの中で、より多くの性能と特性を満足する回路が望ま
れており、それに対応する製造技術としては、回路設計
方法の便利さおよび効率を考慮すると、Bi−CMOS
によるアナログ・デジタル混載の1チップの方向を採ら
ざるを得ない状況になりつつある。しかしながら、必然
的に製造コストの増大を招くことになるため、ロジック
回路特性を若干落しても、総合的な製品の性能を向上さ
せつつ、製造コストを抑えた製造技術の開発要望が年々
強くなっている。
【0003】以下に従来のローコスト化対応のアナログ
・デジタル混載型のBi−CMOS技術によって形成さ
れたデバイス構造について説明する。図3は、従来のチ
ャネルストッパ削除でローコスト化を図ったBi−CM
OS技術を駆使して形成したMOS領域のデバイス断面
図であり、NチャネルMOSトランジスタと、Pチャネ
ルMOSトランジスタと、それぞれの寄生MOSトラン
ジスタが形成されている。1はP型半導体基板、2はN
+ 型埋め込み層、3はP+ 型埋め込み層、4はN- 型エ
ピタキシャル層、5はN- 型ウェル拡散層、6はP- 型
ウェル拡散層、7は素子分離用熱酸化膜(以下LOCO
S膜とする)、8はゲート酸化膜、9はゲート電極用ポ
リシリコン、10はN+ 型ソース・ドレイン拡散層、1
1はP+ 型ソース・ドレイン拡散層である。
・デジタル混載型のBi−CMOS技術によって形成さ
れたデバイス構造について説明する。図3は、従来のチ
ャネルストッパ削除でローコスト化を図ったBi−CM
OS技術を駆使して形成したMOS領域のデバイス断面
図であり、NチャネルMOSトランジスタと、Pチャネ
ルMOSトランジスタと、それぞれの寄生MOSトラン
ジスタが形成されている。1はP型半導体基板、2はN
+ 型埋め込み層、3はP+ 型埋め込み層、4はN- 型エ
ピタキシャル層、5はN- 型ウェル拡散層、6はP- 型
ウェル拡散層、7は素子分離用熱酸化膜(以下LOCO
S膜とする)、8はゲート酸化膜、9はゲート電極用ポ
リシリコン、10はN+ 型ソース・ドレイン拡散層、1
1はP+ 型ソース・ドレイン拡散層である。
【0004】以上のように構成されたBi−CMOSデ
バイスのMOS領域の寄生MOSトランジスタの構造に
ついて、以下その構成と動作について説明する。製造技
術は、周知の技術であるので簡単に説明する。まずP型
半導体基板1にN+ 型埋め込み層2およびP+ 型埋め込
み層3をそれぞれ形成した後、N- エピタキシャル層4
を成長させ、つぎにN- 型ウェル拡散層5とP- 型ウェ
ル拡散層6を同時拡散により形成する。つぎにLOCO
S膜7をフォトリソ技術およびドライエッチング技術と
高温の酸化処理により形成する。つぎにゲート酸化膜8
とポリシリコン9を高精度の酸化処理とCVD処理およ
びフォトリソ技術、ドライエッチング技術により形成す
る。NチャネルMOSトランジスタのN+ 型ソース・ド
レイン拡散層10をイオン注入技術により形成する。つ
ぎにPチャネルMOSトランジスタのP+ 型ソース・ド
レイン拡散層11をイオン注入により形成する。
バイスのMOS領域の寄生MOSトランジスタの構造に
ついて、以下その構成と動作について説明する。製造技
術は、周知の技術であるので簡単に説明する。まずP型
半導体基板1にN+ 型埋め込み層2およびP+ 型埋め込
み層3をそれぞれ形成した後、N- エピタキシャル層4
を成長させ、つぎにN- 型ウェル拡散層5とP- 型ウェ
ル拡散層6を同時拡散により形成する。つぎにLOCO
S膜7をフォトリソ技術およびドライエッチング技術と
高温の酸化処理により形成する。つぎにゲート酸化膜8
とポリシリコン9を高精度の酸化処理とCVD処理およ
びフォトリソ技術、ドライエッチング技術により形成す
る。NチャネルMOSトランジスタのN+ 型ソース・ド
レイン拡散層10をイオン注入技術により形成する。つ
ぎにPチャネルMOSトランジスタのP+ 型ソース・ド
レイン拡散層11をイオン注入により形成する。
【0005】このような構成では、周知の事実であるが
P- 型ウェル拡散層6中にLOCOS膜7が形成される
と、P型不純物は偏析係数が1以下であるためLOCO
S膜7に取り込まれ、酸化膜とシリコン界面での不純物
濃度は低下する。しかし、ここでP- ウェル拡散層6の
形成時に予め不純物濃度を1.5倍程度濃くすること
で、寄生素子の一定電圧までのリーク発生は防止するこ
とが可能である。例えば、3V電源電圧回路において
は、しきい値が1V程度であればロジック動作には問題
無く寄生MOSトタンジスタの影響による誤動作の発生
頻度は少ない。ただし、製造工程でのバラツキが大きい
場合には、チャネルストッパとしての注入を実施しても
チャネルのシリコン表面に不純物濃度のピークが存在す
るため、P型不純物は最終的にLOCOS膜7に偏析さ
れることによりシリコン界面の不純物濃度は低下する場
合がある。
P- 型ウェル拡散層6中にLOCOS膜7が形成される
と、P型不純物は偏析係数が1以下であるためLOCO
S膜7に取り込まれ、酸化膜とシリコン界面での不純物
濃度は低下する。しかし、ここでP- ウェル拡散層6の
形成時に予め不純物濃度を1.5倍程度濃くすること
で、寄生素子の一定電圧までのリーク発生は防止するこ
とが可能である。例えば、3V電源電圧回路において
は、しきい値が1V程度であればロジック動作には問題
無く寄生MOSトタンジスタの影響による誤動作の発生
頻度は少ない。ただし、製造工程でのバラツキが大きい
場合には、チャネルストッパとしての注入を実施しても
チャネルのシリコン表面に不純物濃度のピークが存在す
るため、P型不純物は最終的にLOCOS膜7に偏析さ
れることによりシリコン界面の不純物濃度は低下する場
合がある。
【0006】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、チャネルストッパ無しの場合、P- 型不
純物拡散層の濃度を上昇させることで、ある程度のしき
い値電圧は確保できるが、使用電源電圧に一定の制約を
設けなければならない。仮に、この制約を外すとすれ
ば、P- 不純物拡散層6の不純物濃度をさらに濃くしな
ければならず、その場合は、MOSトランジスタ部の活
性領域でのN+ ソース・ドレイン拡散層10とのPN接
合耐圧が著しく低下しトランジスタ動作の変動を引き起
こすおそれがある。
来の構成では、チャネルストッパ無しの場合、P- 型不
純物拡散層の濃度を上昇させることで、ある程度のしき
い値電圧は確保できるが、使用電源電圧に一定の制約を
設けなければならない。仮に、この制約を外すとすれ
ば、P- 不純物拡散層6の不純物濃度をさらに濃くしな
ければならず、その場合は、MOSトランジスタ部の活
性領域でのN+ ソース・ドレイン拡散層10とのPN接
合耐圧が著しく低下しトランジスタ動作の変動を引き起
こすおそれがある。
【0007】また、制約を設けた場合であっても、製造
バラツキ、例えばN- エピタキシャル層4の比抵抗,厚
さおよびP- 不純物拡散層6の濃度プロファイルのバラ
ツキ、またはLOCOS膜7の膜厚等の影響で最悪の場
合、Nチャネル寄生MOSトランジスタでのリークが多
発するおそれを含んでいる。また、チャネルストッパ注
入を素子分離マスクを利用し全面注入することでも問題
の解決策として考えられるが、相反してPチャネル寄生
MOSトランジスタのしきい値電圧も同時に低下するの
で、最適条件を見い出しかつ制御することは困難であ
る。
バラツキ、例えばN- エピタキシャル層4の比抵抗,厚
さおよびP- 不純物拡散層6の濃度プロファイルのバラ
ツキ、またはLOCOS膜7の膜厚等の影響で最悪の場
合、Nチャネル寄生MOSトランジスタでのリークが多
発するおそれを含んでいる。また、チャネルストッパ注
入を素子分離マスクを利用し全面注入することでも問題
の解決策として考えられるが、相反してPチャネル寄生
MOSトランジスタのしきい値電圧も同時に低下するの
で、最適条件を見い出しかつ制御することは困難であ
る。
【0008】このように制約を設けない場合は、製造方
法の簡略化によるローコスト化によりデバイスの出来映
えおよび品質に不安を生じる。この発明は上記従来の問
題点を解決するもので、LOCOS膜7成長前のチャネ
ルストッパを削除した場合であっても、MOS領域の寄
生MOSトランジスタのしきい値電圧などを十分に確保
し、リーク電流の増大を防止することを目的とする。
法の簡略化によるローコスト化によりデバイスの出来映
えおよび品質に不安を生じる。この発明は上記従来の問
題点を解決するもので、LOCOS膜7成長前のチャネ
ルストッパを削除した場合であっても、MOS領域の寄
生MOSトランジスタのしきい値電圧などを十分に確保
し、リーク電流の増大を防止することを目的とする。
【0009】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、例えばP型の半導体基板にP+ 型もしくは
N+ 型埋め込み層を形成するためのパターンを形成し、
P+ 型もしくはN+ 型不純物をドーピングした後、MO
S領域のLOCOS膜形成用マスクパターンを形成し、
さきに形成したP+ もしくはN+ 埋め込み層より高濃度
の不純物をドーピングする。P+ 型もしくはN+ 型埋め
込み層でかつMOS領域のLOCOS膜領域である箇
所、つまりは寄生MOSのチャネル領域のLOCOS膜
直下の不純物濃度は、素子の活性領域の埋め込み層に比
較して例えば1桁ほど高くなり、その後N- もしくはP
- 型エピタキシャル層中に素子形成を行い、濃度差によ
り不純物層のせり上がりの異なった埋め込み層を形成す
る。
製造方法は、例えばP型の半導体基板にP+ 型もしくは
N+ 型埋め込み層を形成するためのパターンを形成し、
P+ 型もしくはN+ 型不純物をドーピングした後、MO
S領域のLOCOS膜形成用マスクパターンを形成し、
さきに形成したP+ もしくはN+ 埋め込み層より高濃度
の不純物をドーピングする。P+ 型もしくはN+ 型埋め
込み層でかつMOS領域のLOCOS膜領域である箇
所、つまりは寄生MOSのチャネル領域のLOCOS膜
直下の不純物濃度は、素子の活性領域の埋め込み層に比
較して例えば1桁ほど高くなり、その後N- もしくはP
- 型エピタキシャル層中に素子形成を行い、濃度差によ
り不純物層のせり上がりの異なった埋め込み層を形成す
る。
【0010】
【作用】この構成によって、高濃度のP+ 型もしくはN
+ 型埋め込み層の存在する領域は、他のP+ 型もしくは
N+ 型埋め込み層に比較し、エピタキシャル成長時の不
純物のせり上がりが大きくなり、さらに以降の高温の熱
処理によりそのせり上がりに差が生じる。そしてLOC
OS膜成長時には高濃度のP+ 型もしくはN+ 型埋め込
み層はLOCOS膜直下のシリコン界面までせり上が
り、それ以外のP+型もしくはN+ 型埋め込み層は、は
るかに小さいせり上がりとなる。よって寄生MOS構造
に相当するLOCOS膜直下には、高濃度のP+ 型もし
くはN+ 型埋め込み層がチャネルストッパとして形成さ
れるため、注入による上方からのチャンルストッパ注入
を実施することなく十分に寄生MOSトランジスタの特
性を抑えることが可能である。なお、Pチャネル寄生M
OSの場合は、N- 型ウェル拡散層中にチャネルが形成
されるが、その拡散層中にドーピングされているN- 型
の不純物の偏析係数は1以上のためチャネル領域の不純
物濃度は増加し、埋め込み層によるチャネル形成を行う
ことでより確実なものとなる。
+ 型埋め込み層の存在する領域は、他のP+ 型もしくは
N+ 型埋め込み層に比較し、エピタキシャル成長時の不
純物のせり上がりが大きくなり、さらに以降の高温の熱
処理によりそのせり上がりに差が生じる。そしてLOC
OS膜成長時には高濃度のP+ 型もしくはN+ 型埋め込
み層はLOCOS膜直下のシリコン界面までせり上が
り、それ以外のP+型もしくはN+ 型埋め込み層は、は
るかに小さいせり上がりとなる。よって寄生MOS構造
に相当するLOCOS膜直下には、高濃度のP+ 型もし
くはN+ 型埋め込み層がチャネルストッパとして形成さ
れるため、注入による上方からのチャンルストッパ注入
を実施することなく十分に寄生MOSトランジスタの特
性を抑えることが可能である。なお、Pチャネル寄生M
OSの場合は、N- 型ウェル拡散層中にチャネルが形成
されるが、その拡散層中にドーピングされているN- 型
の不純物の偏析係数は1以上のためチャネル領域の不純
物濃度は増加し、埋め込み層によるチャネル形成を行う
ことでより確実なものとなる。
【0011】
【実施例】以下この発明の一実施例について、図面を参
照しながら説明する。図1は、この発明の一実施例にお
けるBi−CMOSデバイスのMOSトランジスタ領域
の素子分離領域での寄生MOSトランジスタの断面構造
図を示すものであり、図2(a)〜(c)は、その製造
工程断面図である。
照しながら説明する。図1は、この発明の一実施例にお
けるBi−CMOSデバイスのMOSトランジスタ領域
の素子分離領域での寄生MOSトランジスタの断面構造
図を示すものであり、図2(a)〜(c)は、その製造
工程断面図である。
【0012】図1において、21はP型半導体基板、2
2はN+ 型埋め込み層、23は第1のP+ 型埋め込み
層、24は高濃度の第2のP+ 型埋め込み層、25はN
- 型エピタキシャル層、26はN- 型ウェル拡散層、2
7はP- 型ウェル拡散層、28はLOCOS膜、29は
ゲート酸化膜、30はポリシリコン、31はN+ 型ソー
ス・ドレイン拡散層、32はP+ 型ソース・ドレイン拡
散層である。
2はN+ 型埋め込み層、23は第1のP+ 型埋め込み
層、24は高濃度の第2のP+ 型埋め込み層、25はN
- 型エピタキシャル層、26はN- 型ウェル拡散層、2
7はP- 型ウェル拡散層、28はLOCOS膜、29は
ゲート酸化膜、30はポリシリコン、31はN+ 型ソー
ス・ドレイン拡散層、32はP+ 型ソース・ドレイン拡
散層である。
【0013】また、図2(a)〜(c)において、33
は注入保護酸化膜、34は第1のレジスト、35は第2
のレジスト、36は第2のP+ 型不純物イオン、37は
保護酸化膜、38はLOCOS形成用窒化膜である。以
上のように構成されたこの実施例のデバイス構造につい
て、以下その製造方法を図1および図2を参照しながら
説明する。まず、比抵抗10〜15ΩcmのP型半導体
基板21を1000℃の熱処理により約600nmの熱
酸化膜を形成し、N+ 型埋め込み層形成のためのマスク
でレジストパターンを形成し、その後HF混合液にて酸
化膜エッチングを行い酸化膜のパターンを形成する。そ
の後レジスト除去を経た後、酸化膜パターンをマスクと
してN+ 型不純物をドーピングし、1200℃の熱拡散
を行いN+ 型埋め込み層22を形成する。
は注入保護酸化膜、34は第1のレジスト、35は第2
のレジスト、36は第2のP+ 型不純物イオン、37は
保護酸化膜、38はLOCOS形成用窒化膜である。以
上のように構成されたこの実施例のデバイス構造につい
て、以下その製造方法を図1および図2を参照しながら
説明する。まず、比抵抗10〜15ΩcmのP型半導体
基板21を1000℃の熱処理により約600nmの熱
酸化膜を形成し、N+ 型埋め込み層形成のためのマスク
でレジストパターンを形成し、その後HF混合液にて酸
化膜エッチングを行い酸化膜のパターンを形成する。そ
の後レジスト除去を経た後、酸化膜パターンをマスクと
してN+ 型不純物をドーピングし、1200℃の熱拡散
を行いN+ 型埋め込み層22を形成する。
【0014】つぎに、HF混合液にて酸化膜を全面除去
し洗浄処理を行った後、900℃の熱処理で約50nm
の熱酸化膜(注入保護酸化膜)33を成長させ、その
後、表面に第1のP+ 型埋め込み層23形成のためのレ
ジストパターン34を形成し、そのレジストパターン3
4をマスクとして第1のP+ 型不純物のBイオンをエネ
ルギー50KeV、ドーズ量2×1014cm-2の条件で
実施する。
し洗浄処理を行った後、900℃の熱処理で約50nm
の熱酸化膜(注入保護酸化膜)33を成長させ、その
後、表面に第1のP+ 型埋め込み層23形成のためのレ
ジストパターン34を形成し、そのレジストパターン3
4をマスクとして第1のP+ 型不純物のBイオンをエネ
ルギー50KeV、ドーズ量2×1014cm-2の条件で
実施する。
【0015】つぎに、図2(a)に示すように第1のレ
ジストパターン34をつけたまま第2のレジストパター
ンつまりLOCOS膜形成用パターン35を2重レジス
ト法により形成する。この時レジストが抜ける領域は、
図のように第1のP+ 型埋め込み領域23でかつMOS
領域のLOCOS膜形成領域に相当する箇所である。第
2のレジストパターン35の形成を行った状態で先に注
入した第1のP+ 型不純物と同様の不純物であるBイオ
ン36をエネルギー50keV、ドーズ量1〜2×10
15cm-2の条件で大電流注入機を用いイオン注入する。
なお、この実施例では、イオン注入法を使用した場合に
ついて説明するが、保護酸化膜厚を厚くした状態でボロ
ンナイトライド等の蒸着による方法も可能である。
ジストパターン34をつけたまま第2のレジストパター
ンつまりLOCOS膜形成用パターン35を2重レジス
ト法により形成する。この時レジストが抜ける領域は、
図のように第1のP+ 型埋め込み領域23でかつMOS
領域のLOCOS膜形成領域に相当する箇所である。第
2のレジストパターン35の形成を行った状態で先に注
入した第1のP+ 型不純物と同様の不純物であるBイオ
ン36をエネルギー50keV、ドーズ量1〜2×10
15cm-2の条件で大電流注入機を用いイオン注入する。
なお、この実施例では、イオン注入法を使用した場合に
ついて説明するが、保護酸化膜厚を厚くした状態でボロ
ンナイトライド等の蒸着による方法も可能である。
【0016】つぎに、第2のP+ 型不純物が注入された
後、O2 プラズマと発煙硝酸によりレジストを除去し、
洗浄処理後1100℃の熱処理によって、第1および第
2のP+ 型不純物はP型半導体基板21内に拡散され、
第1のP+ 型埋め込み層23および高濃度の第2のP+
型埋め込み層24が形成される。この時、第2のP+埋
め込み層24の不純物濃度は、第1のP+ 埋め込み層2
3の不純物濃度に比較して5〜10倍程濃度が濃くな
る。
後、O2 プラズマと発煙硝酸によりレジストを除去し、
洗浄処理後1100℃の熱処理によって、第1および第
2のP+ 型不純物はP型半導体基板21内に拡散され、
第1のP+ 型埋め込み層23および高濃度の第2のP+
型埋め込み層24が形成される。この時、第2のP+埋
め込み層24の不純物濃度は、第1のP+ 埋め込み層2
3の不純物濃度に比較して5〜10倍程濃度が濃くな
る。
【0017】つぎに、酸化膜33をHF混合液により完
全除去した後、洗浄処理を行う。その後、図2(b)に
示すように連続処理で比抵抗1.0Ωcm、厚さ4.4
μmのN- 型エピタキシャル層25の成長を実施する。
このエピタキシャル層25には、不純物ドーパントとし
てN型のP(燐)もしくはAs(砒素)を含有させてお
り、処理温度は約1080℃としている。N- 型エピタ
キシャル層25の成長後、先に形成された第1のP+ 型
埋め込み層23と高濃度の第2のP+ 型埋め込み層24
およびN+ 型埋め込み層22は、N- 型エピタキシャル
層25とP型半導体基板21の界面より若干せり上がり
が起こり、不純物濃度の違いから第1のP+ 型埋め込み
層23と第2のP+ 型埋め込み層24とにせり上がりの
量に差が生じることになる。
全除去した後、洗浄処理を行う。その後、図2(b)に
示すように連続処理で比抵抗1.0Ωcm、厚さ4.4
μmのN- 型エピタキシャル層25の成長を実施する。
このエピタキシャル層25には、不純物ドーパントとし
てN型のP(燐)もしくはAs(砒素)を含有させてお
り、処理温度は約1080℃としている。N- 型エピタ
キシャル層25の成長後、先に形成された第1のP+ 型
埋め込み層23と高濃度の第2のP+ 型埋め込み層24
およびN+ 型埋め込み層22は、N- 型エピタキシャル
層25とP型半導体基板21の界面より若干せり上がり
が起こり、不純物濃度の違いから第1のP+ 型埋め込み
層23と第2のP+ 型埋め込み層24とにせり上がりの
量に差が生じることになる。
【0018】N- 型エピタキシャル層25の成長が終了
した後、900℃の熱処理にて約30nmの薄い保護酸
化膜を成長させ、その上に減圧CVD法により窒化膜を
約95nm成長させる。つぎに、MOS領域のウェル形
成およびバイポーラ活性領域の形成に移るが、ここでは
特にMOS領域のウェル形成についてのみ説明しバイポ
ーラ領域の形成に関しては省略する。MOS領域のウェ
ル形成は、NウェルとPウェルを1枚のマスクにて同時
に形成するツインウェル法が一般的に知られており、こ
の実施例でもツインウェル法を採用した。
した後、900℃の熱処理にて約30nmの薄い保護酸
化膜を成長させ、その上に減圧CVD法により窒化膜を
約95nm成長させる。つぎに、MOS領域のウェル形
成およびバイポーラ活性領域の形成に移るが、ここでは
特にMOS領域のウェル形成についてのみ説明しバイポ
ーラ領域の形成に関しては省略する。MOS領域のウェ
ル形成は、NウェルとPウェルを1枚のマスクにて同時
に形成するツインウェル法が一般的に知られており、こ
の実施例でもツインウェル法を採用した。
【0019】図2(c)を参照しながら説明を続ける。
N- 型ウェル拡散層26を形成するためのパターン(第
3のマスクパターン)形成を行い保護酸化膜および窒化
膜をドライエッチング技術によりエッチング開口した
後、N- 型不純物としてPイオンをエネルギー100k
eV、ドーズ量1.7×1012cm-2の条件で注入し、
その後レジスト除去工程、洗浄工程を経て1000℃、
約120分の酸化を行うと窒化膜領域以外のNウェル形
成領域にのみ約600nmの厚い酸化膜が成長する。P
ウェル領域には窒化膜が存在しているため酸化膜は成長
しないことは、周知の事実である。この時の熱処理にお
いても先に述べた第2のP+ 型埋め込み層24のせり上
がり量はさらに大きくなり、第1のP+ 型埋め込み層2
3と第2のP+ 型埋め込み層24とのせり上がり量の差
はさらに大きくなる。
N- 型ウェル拡散層26を形成するためのパターン(第
3のマスクパターン)形成を行い保護酸化膜および窒化
膜をドライエッチング技術によりエッチング開口した
後、N- 型不純物としてPイオンをエネルギー100k
eV、ドーズ量1.7×1012cm-2の条件で注入し、
その後レジスト除去工程、洗浄工程を経て1000℃、
約120分の酸化を行うと窒化膜領域以外のNウェル形
成領域にのみ約600nmの厚い酸化膜が成長する。P
ウェル領域には窒化膜が存在しているため酸化膜は成長
しないことは、周知の事実である。この時の熱処理にお
いても先に述べた第2のP+ 型埋め込み層24のせり上
がり量はさらに大きくなり、第1のP+ 型埋め込み層2
3と第2のP+ 型埋め込み層24とのせり上がり量の差
はさらに大きくなる。
【0020】つぎに、Nウェル領域に成長した厚い酸化
膜を残しつつ、窒化膜および保護酸化膜を、リン酸ボイ
ルとHF混合液により除去し、洗浄処理行った後、90
0℃の熱処理でPウェル表面上に注入マスク用保護酸化
膜を約50nm成長させる。その後Pウェル形成用の不
純物としてBイオンをエネルギー60keV、ドーズ量
1×1013cm-2の条件で全面注入すると、Nウェル領
域は、厚い酸化膜に覆われているため、Bイオンはエピ
タキシャル層25まで到達せずPウェル領域のみにBイ
オンが注入される。その後、N2 雰囲気中で1100℃
の熱処理をすることでN- 型ウェル拡散層26とP- 型
ウェル拡散層27を同時形成する。この時、Bイオンは
Pイオンより拡散係数が大きいためP- 型ウェル拡散層
の方が拡散深さが深くなることは、周知の事実でる。こ
こでの熱処理によっても先に述べた第1のP+ 型埋め込
み層23と第2のP+ 型埋め込み層24はさらにエピタ
キシャル層25中をせり上がり、そのせり上がり量の差
もさらに広がる。
膜を残しつつ、窒化膜および保護酸化膜を、リン酸ボイ
ルとHF混合液により除去し、洗浄処理行った後、90
0℃の熱処理でPウェル表面上に注入マスク用保護酸化
膜を約50nm成長させる。その後Pウェル形成用の不
純物としてBイオンをエネルギー60keV、ドーズ量
1×1013cm-2の条件で全面注入すると、Nウェル領
域は、厚い酸化膜に覆われているため、Bイオンはエピ
タキシャル層25まで到達せずPウェル領域のみにBイ
オンが注入される。その後、N2 雰囲気中で1100℃
の熱処理をすることでN- 型ウェル拡散層26とP- 型
ウェル拡散層27を同時形成する。この時、Bイオンは
Pイオンより拡散係数が大きいためP- 型ウェル拡散層
の方が拡散深さが深くなることは、周知の事実でる。こ
こでの熱処理によっても先に述べた第1のP+ 型埋め込
み層23と第2のP+ 型埋め込み層24はさらにエピタ
キシャル層25中をせり上がり、そのせり上がり量の差
もさらに広がる。
【0021】つぎに、バイポーラ素子形成工程を2〜3
工程実施した後、全面酸化膜除去を行い、洗浄処理後9
00℃の熱処理で約30nmの保護酸化膜37を成長さ
せ、その後減圧CVD法により窒化膜38を約95nm
成長させる。つぎに、図2(c)に示すように窒化膜3
8上にMOS領域の素子分離用マスクパターン(第4の
マスクパターン)をフォトリソ技術により形成した後、
それをマスクとして窒化膜ドライエッチングを行い、L
OCOS膜28を成長させる領域のみ窒化膜38を除去
する。
工程実施した後、全面酸化膜除去を行い、洗浄処理後9
00℃の熱処理で約30nmの保護酸化膜37を成長さ
せ、その後減圧CVD法により窒化膜38を約95nm
成長させる。つぎに、図2(c)に示すように窒化膜3
8上にMOS領域の素子分離用マスクパターン(第4の
マスクパターン)をフォトリソ技術により形成した後、
それをマスクとして窒化膜ドライエッチングを行い、L
OCOS膜28を成長させる領域のみ窒化膜38を除去
する。
【0022】つぎに、表面のレジスト除去を行った後、
N2 雰囲気で900℃のアニールとO2 、H2 雰囲気中
で1000℃、約150分の熱処理により、図1に示す
ようにLOCOS膜28を約800nm成長させる。こ
の時のLOCOS膜28はエピタキシャル層25表面か
ら約400nm深さまで達することになる。ここでの熱
処理により、先に述べた第1のP+ 埋め込み層23と第
2のP+ 埋め込み層24は、P- ウェル拡散層27中を
さらにせり上がり、第2のP+ 埋め込み層24は、LO
COS膜28直下まで達し、第1のP+ 埋め込み層23
は、表面より約1.5μm深さの位置まで達することに
なる。LOCOS膜28と完全に接した状態の第2のP
+ 埋め込み層24の濃度のピークは、LOCOS直下よ
り1〜2μm付近に存在し、不純物の供給が充分に可能
であるため、LOCOS膜28の膜厚の増減によるシリ
コン界面での不純物濃度の変動は、最小限に抑えること
ができる。
N2 雰囲気で900℃のアニールとO2 、H2 雰囲気中
で1000℃、約150分の熱処理により、図1に示す
ようにLOCOS膜28を約800nm成長させる。こ
の時のLOCOS膜28はエピタキシャル層25表面か
ら約400nm深さまで達することになる。ここでの熱
処理により、先に述べた第1のP+ 埋め込み層23と第
2のP+ 埋め込み層24は、P- ウェル拡散層27中を
さらにせり上がり、第2のP+ 埋め込み層24は、LO
COS膜28直下まで達し、第1のP+ 埋め込み層23
は、表面より約1.5μm深さの位置まで達することに
なる。LOCOS膜28と完全に接した状態の第2のP
+ 埋め込み層24の濃度のピークは、LOCOS直下よ
り1〜2μm付近に存在し、不純物の供給が充分に可能
であるため、LOCOS膜28の膜厚の増減によるシリ
コン界面での不純物濃度の変動は、最小限に抑えること
ができる。
【0023】つぎに、MOSトランジスタのゲート電極
形成のためゲート酸化膜29を成長し連続処理でポリシ
リコン30を成長させフォトリソ技術およびドライエッ
チング技術を駆使しゲート電極を形成する。その後レジ
ストマスクによるイオン注入でNチャネルMOSトラン
ジスタのN+ 型拡散層31およびPチャネルMOSトラ
ンジスタのP+ 型拡散層32を形成した後、コンタクト
開口工程、アルミ配線工程を実施する。
形成のためゲート酸化膜29を成長し連続処理でポリシ
リコン30を成長させフォトリソ技術およびドライエッ
チング技術を駆使しゲート電極を形成する。その後レジ
ストマスクによるイオン注入でNチャネルMOSトラン
ジスタのN+ 型拡散層31およびPチャネルMOSトラ
ンジスタのP+ 型拡散層32を形成した後、コンタクト
開口工程、アルミ配線工程を実施する。
【0024】以上のようにこの実施例によれば、P+ 型
埋め込み層23を形成時にLOCOS膜28領域形成用
のマスクとの2重レジスト法等を利用しLOCOS膜2
8直下でかつP- 型ウェル拡散層27領域である箇所に
第2のP+ 型埋め込み層24を形成しかつ工程途中の熱
処理によりLOCOS膜28直下までせり上がらせるこ
とで図1のA点に実効的なNチャネル寄生MOSトラン
ジスタのチャネルストッパを形成できる。
埋め込み層23を形成時にLOCOS膜28領域形成用
のマスクとの2重レジスト法等を利用しLOCOS膜2
8直下でかつP- 型ウェル拡散層27領域である箇所に
第2のP+ 型埋め込み層24を形成しかつ工程途中の熱
処理によりLOCOS膜28直下までせり上がらせるこ
とで図1のA点に実効的なNチャネル寄生MOSトラン
ジスタのチャネルストッパを形成できる。
【0025】なお、この実施例では、Nチャネル寄生M
OSトランジスタのP+ 埋め込み層によるチャネルスト
ッパ形成方法についての説明したが、N型半導体基板、
N+型埋め込み層、P- 型エピタキシャル層、N- 型ウ
ェル拡散層を利用したPチャネル寄生MOSトランジス
タについても同様の方法が利用できる。
OSトランジスタのP+ 埋め込み層によるチャネルスト
ッパ形成方法についての説明したが、N型半導体基板、
N+型埋め込み層、P- 型エピタキシャル層、N- 型ウ
ェル拡散層を利用したPチャネル寄生MOSトランジス
タについても同様の方法が利用できる。
【0026】
【発明の効果】この発明の半導体装置の製造方法は、埋
め込み層に不純物濃度の差を設けてそのせり上がりの違
いを利用し、埋め込み型のチャネルストッパを形成する
ことで、ローコスト型Bi−CMOSデバイスにおける
チャネルストッパ形成工程削減による寄生MOSトラン
ジスタのしきい値電圧低下およびリーク電流の増加によ
る特性不良を低減できる。したがって、MOSトランジ
スタの使用電源電圧に規制を設けなくてもローコストで
かつデバイスの出来映えの良好なBi−CMOSデバイ
スの形成が可能で、アナログ・デジタル混載の回路での
広範囲な応用が可能となる。
め込み層に不純物濃度の差を設けてそのせり上がりの違
いを利用し、埋め込み型のチャネルストッパを形成する
ことで、ローコスト型Bi−CMOSデバイスにおける
チャネルストッパ形成工程削減による寄生MOSトラン
ジスタのしきい値電圧低下およびリーク電流の増加によ
る特性不良を低減できる。したがって、MOSトランジ
スタの使用電源電圧に規制を設けなくてもローコストで
かつデバイスの出来映えの良好なBi−CMOSデバイ
スの形成が可能で、アナログ・デジタル混載の回路での
広範囲な応用が可能となる。
【図1】この発明の一実施例における寄生MOSトタン
ジスタの断面図である。
ジスタの断面図である。
【図2】(a)〜(c)は、この発明の一実施例におけ
る製造工程途中の断面図である。
る製造工程途中の断面図である。
【図3】従来の寄生MOSトランジスタの断面図であ
る。
る。
【符号の説明】 1 P型半導体基板 2 N+ 型埋め込み層 3 P+ 型埋め込み層 4 N- 型エピタキシャル層 5 N- 型ウェル拡散層 6 P- 型ウェル拡散層 7 LOCOS膜 8 ゲート酸化膜 9 ポリシリコン 10 N+ 型拡散層 11 P+ 型拡散層 21 P型半導体基板 22 N+ 型埋め込み層 23 第1のP+ 型埋め込み層 24 第2のP+ 型埋め込み層 25 N- 型エピタキシャル層 26 N- 型ウェル拡散層 27 P- 型ウェル拡散層 28 LOCOS膜 29 ゲート酸化膜 30 ポリシリコン 31 N+ 型拡散層 32 P+ 型拡散層 33 注入保護酸化膜 34 第1のレジスト 35 第2のレジスト 36 N+ 型不純物イオン 37 保護酸化膜 38 LOCOS膜形成用窒化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/76 H01L 21/822 H01L 21/8249 H01L 27/04 H01L 27/06
Claims (2)
- 【請求項1】 半導体基板に第1の不純物を埋め込むた
めの第1のマスクパターンを形成する工程と、前記半導
体基板と同一導電型の前記第1の不純物を前記第1のマ
スクパターン上から前記半導体基板にドーピングする工
程と、前記第1のマスクパターン上に素子分離用の第2
のマスクパターンを2重レジスト法を用いて形成する工
程と、前記第1および第2のマスクパターンにより形成
された領域に前記半導体基板と同一導電型でかつ前記第
1の不純物より高濃度の第2の不純物を前記半導体基板
にドーピングする工程と、その後前記第1および第2の
マスクパターンを除去する工程と、前記第1および第2
の不純物をドーピングした半導体基板を高温の熱処理に
より拡散して濃度が異なる第1および第2の不純物拡散
層を形成する工程と、前記第1および第2の不純物拡散
層が形成された半導体基板を洗浄処理した後前記半導体
基板とは別導電型のドーパントを含有したエピタキシャ
ル層を成長させる工程と、熱処理により前記第1および
第2の不純物拡散層を前記エピタキシャル層へせり上げ
る工程とを含む半導体装置の製造方法。 - 【請求項2】 半導体基板とは別導電型のエピタキシャ
ル層内にMOS型トランジスタ形成用のウェルを形成す
るための第3の不純物を第3のマスクパターンにてドー
ピングする工程と、前記第3の不純物を拡散するのと同
時に第1および第2の不純物を拡散して第3の不純物拡
散層、第1の不純物拡散層および第2の不純物拡散層を
形成する工程と、前記第1、第2および第3の不純物拡
散層が形成された半導体基板上に薄い熱酸化膜を成長さ
せてさらにその上に窒化膜を成長させる工程と、前記窒
化膜上に第4のマスクパターンを用いてフォトリソ技術
でレジストパターンを形成しさらにドライエッチング技
術で窒化膜パターンの形成を行う工程と、その後前記レ
ジストパターンを除去する工程と、前記レジストパター
ンが除去されて表面に前記窒化膜パターンが存在する半
導体基板を高温でかつO2+H2 雰囲気中で酸化して素
子分離用熱酸化膜を成長させる工程と、前記第3の不純
物拡散層内の素子の活性領域にゲート電極を形成した後
にソース・ドレイン拡散層を形成する工程とを含み、前
記素子分離用熱酸化膜に到達するまで前記第2の不純物
拡散層をせり上げてチャンネルストッパを形成すること
を特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13750893A JP3175873B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13750893A JP3175873B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06349942A JPH06349942A (ja) | 1994-12-22 |
JP3175873B2 true JP3175873B2 (ja) | 2001-06-11 |
Family
ID=15200313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13750893A Expired - Fee Related JP3175873B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3175873B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6245609B1 (en) * | 1999-09-27 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High voltage transistor using P+ buried layer |
-
1993
- 1993-06-08 JP JP13750893A patent/JP3175873B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06349942A (ja) | 1994-12-22 |
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