JPH045851A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にＢｉＣＭ
ＯＳ集積回路の製造方法に関する。
ＯＳ集積回路の製造方法に関する。
高速で低消費電力のＬＳＩを実現する技術として、近年
ＥｉＣＭＯ８技術が注目されている。しかしながら、Ｂ
ｉＣＭＯＳＬＳＩはＣＭＯ５ＬＳＩと比較すると、新た
にバイポーラ素子の分離のために多くの面積が必要とな
ることから高集積化が難かしいとされていた。このよう
な困難を克服するために例えば「高速Ｂ１ＣＭＯＳゲー
トアレーの一検討」（電子通信情報学会シリコンデバイ
ス材料研究会ＳＤＭ８９−６７．ＰＰ２７〜ＰＰ３２）
に記載されているようにＰＭＯＳトランジスタのソース
・ドレインと接してＢｉｐ）ランジスタのベースを作り
、その中にエミッタを作ることによりＢｉｐ）ランジス
タ及び分離のための面積を大幅に削減するという試みが
なされている。
ＥｉＣＭＯ８技術が注目されている。しかしながら、Ｂ
ｉＣＭＯＳＬＳＩはＣＭＯ５ＬＳＩと比較すると、新た
にバイポーラ素子の分離のために多くの面積が必要とな
ることから高集積化が難かしいとされていた。このよう
な困難を克服するために例えば「高速Ｂ１ＣＭＯＳゲー
トアレーの一検討」（電子通信情報学会シリコンデバイ
ス材料研究会ＳＤＭ８９−６７．ＰＰ２７〜ＰＰ３２）
に記載されているようにＰＭＯＳトランジスタのソース
・ドレインと接してＢｉｐ）ランジスタのベースを作り
、その中にエミッタを作ることによりＢｉｐ）ランジス
タ及び分離のための面積を大幅に削減するという試みが
なされている。
第３図（ａ） （ｂ）に従来のＢｉＣＭＯＳＬＳＩの高
集積化の手法を適用した場合の実例を示す。
集積化の手法を適用した場合の実例を示す。
第３図（ａ）ハ従来（７）ＢｉＣＭＯＳＬＳＩの平面図
であり、説明の簡略化のために、ＰＭＯＳトランジスタ
及びＢｉｐ）ランジスタが形成された部分のみを示す。
であり、説明の簡略化のために、ＰＭＯＳトランジスタ
及びＢｉｐ）ランジスタが形成された部分のみを示す。
第３図（ｂ）は第３図（ａ）のＡＢ線断面図である。Ｐ
型基板１の表面よりＮ＋埋込層２を形成した後、Ｎ型エ
ピタキシャル層３を成長させ、このＮ型エピタキシャル
層３０表面に厚さ１００〜３００人のゲート酸化膜４を
形成した後、ゲートポリシリコン５を加工形成する。そ
の後、ＰＭＯ８ＮＥＴのソース・ドレインとなるＰ＋拡
散層６をボロンをイオン注入することにより形成する。
型基板１の表面よりＮ＋埋込層２を形成した後、Ｎ型エ
ピタキシャル層３を成長させ、このＮ型エピタキシャル
層３０表面に厚さ１００〜３００人のゲート酸化膜４を
形成した後、ゲートポリシリコン５を加工形成する。そ
の後、ＰＭＯ８ＮＥＴのソース・ドレインとなるＰ＋拡
散層６をボロンをイオン注入することにより形成する。
この時、バイポーラトランジスタのベース拡散層となる
べき部分は、高濃度（１×１０ ”−Ｉ Ｘ １０２０
ｃｍ−３）のＰ＋拡散層が形成されないように例えばフ
ォトレジスト等でマスクする。このため、ベース拡散層
７とゲートポリシリコン５の間に目合せマージンＸ１が
必要となる。
べき部分は、高濃度（１×１０ ”−Ｉ Ｘ １０２０
ｃｍ−３）のＰ＋拡散層が形成されないように例えばフ
ォトレジスト等でマスクする。このため、ベース拡散層
７とゲートポリシリコン５の間に目合せマージンＸ１が
必要となる。
次に、不純物濃度１． Ｘ １０１７〜ｌ Ｘ １０
”ｃｍ−３程度のベース拡散層７をボロンをイオン注入
法により形成する。続いてエミッタ拡散層８を例えばヒ
素をイオン注入することにより形成する。この時、エミ
ッタ拡散層８が高濃度のＰ＋拡散層６と接触しないよう
に、目合せマージンＸ２が必要となる。
”ｃｍ−３程度のベース拡散層７をボロンをイオン注入
法により形成する。続いてエミッタ拡散層８を例えばヒ
素をイオン注入することにより形成する。この時、エミ
ッタ拡散層８が高濃度のＰ＋拡散層６と接触しないよう
に、目合せマージンＸ２が必要となる。
その後、層間絶縁膜の形成、メタライゼーション、及び
パッシベーションを施すことにより所望のＢｉＣＭＯＳ
ＬＳＩを得ていた。
パッシベーションを施すことにより所望のＢｉＣＭＯＳ
ＬＳＩを得ていた。
このように、従来より採用されているＢｉＣＭＯＳＬＳ
Ｉの高集積化のための方法では、第３図（ａ）に示され
ているようにゲートポリシリコンロとベース拡散層７の
間のマージンＸ１（１〜２μｍ）及びエミッタ拡散層８
とＰ＋拡散層６の間のマージンＸ２（１〜２μｍ）が新
たに必要となる。さらに、実際のメタライゼーションを
施す際にはエミッタ拡散層８とコンタクト孔９の間にマ
ージンＸＣ（１〜′２μｍ）が必要となる。
Ｉの高集積化のための方法では、第３図（ａ）に示され
ているようにゲートポリシリコンロとベース拡散層７の
間のマージンＸ１（１〜２μｍ）及びエミッタ拡散層８
とＰ＋拡散層６の間のマージンＸ２（１〜２μｍ）が新
たに必要となる。さらに、実際のメタライゼーションを
施す際にはエミッタ拡散層８とコンタクト孔９の間にマ
ージンＸＣ（１〜′２μｍ）が必要となる。
したがって従来の方法によれば、バイポーラトランジス
タを形成した場合のＰＭＯＳトランジスタヒッチＸｐは
、純粋なＰＭＯＳトランジスタのみを形成した場合に比
べて２ｘ（Ｘ＋＋Ｘ２）４〜８μｍはども大きくなって
しまう。このようなトランジスタピッチの大幅な増大は
、特に、ゲートアレーのように、規則的な素子配列を有
するＬＳＩの集積度を大幅に劣化させてしまうという問
題点があった。
タを形成した場合のＰＭＯＳトランジスタヒッチＸｐは
、純粋なＰＭＯＳトランジスタのみを形成した場合に比
べて２ｘ（Ｘ＋＋Ｘ２）４〜８μｍはども大きくなって
しまう。このようなトランジスタピッチの大幅な増大は
、特に、ゲートアレーのように、規則的な素子配列を有
するＬＳＩの集積度を大幅に劣化させてしまうという問
題点があった。
本発明の半導体装置の製造方法は、少なくとも１個のＰ
ＭＯＳトランジスタのドレイン拡散層内にＮＰＮバイポ
ーラトランジスタを形成することを特徴とするＢｉＣＭ
ＯＳ集積回路の製造方法に於いて、ＮＰＮバイポーラト
ランジスタのエミッタ・ベース接合を形成すべき領域を
ゲートポリシリコン層で覆う工程と、このポリシリコン
層ヲマスク層としてＰＭＯＳトランジスタのソース・ド
レイン拡散層及びバイポーラトランジスタの外部ベース
領域を同時に形成する工程と、その後、このポリシリコ
ン層を除去し、このポリシリコン層で覆われていた領域
に対して自己整合的にバイポーラトランジスタの内部ベ
ース層、及びエミッタ拡散層を形成する工程とを含んで
いる。
ＭＯＳトランジスタのドレイン拡散層内にＮＰＮバイポ
ーラトランジスタを形成することを特徴とするＢｉＣＭ
ＯＳ集積回路の製造方法に於いて、ＮＰＮバイポーラト
ランジスタのエミッタ・ベース接合を形成すべき領域を
ゲートポリシリコン層で覆う工程と、このポリシリコン
層ヲマスク層としてＰＭＯＳトランジスタのソース・ド
レイン拡散層及びバイポーラトランジスタの外部ベース
領域を同時に形成する工程と、その後、このポリシリコ
ン層を除去し、このポリシリコン層で覆われていた領域
に対して自己整合的にバイポーラトランジスタの内部ベ
ース層、及びエミッタ拡散層を形成する工程とを含んで
いる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の第１の実施例の半導体
チップの断面図であり、説明を簡略にするためにＰＭＯ
Ｓトランジスタ及びＮＰＮバイポーラトランジスタが形
成される半導体表面のみを示し、それ以外のＰ型基板、
Ｎ＋埋込層、フィールド酸化膜等は省略しである。第１
図（ａ）においてＮ型エピタキシャル層３０表面に厚さ
１００〜３００人のゲート酸化膜４を形成する。次に第
１図（ｂ）において例えばポリシリコン層をＣＶＤ法に
より厚さ４０００〜６０００人成長し、このポリシリコ
ン層にリンを拡散し、Ｎ＋型ポリシリコン層とした後、
ＰＭＯＳトランジスタのゲートポリシリコン５及びバイ
ポーラトランジスタのベース・エミッタ部分をマスクす
るためのダミーポリシリコン１０を同時に加工形成する
。
チップの断面図であり、説明を簡略にするためにＰＭＯ
Ｓトランジスタ及びＮＰＮバイポーラトランジスタが形
成される半導体表面のみを示し、それ以外のＰ型基板、
Ｎ＋埋込層、フィールド酸化膜等は省略しである。第１
図（ａ）においてＮ型エピタキシャル層３０表面に厚さ
１００〜３００人のゲート酸化膜４を形成する。次に第
１図（ｂ）において例えばポリシリコン層をＣＶＤ法に
より厚さ４０００〜６０００人成長し、このポリシリコ
ン層にリンを拡散し、Ｎ＋型ポリシリコン層とした後、
ＰＭＯＳトランジスタのゲートポリシリコン５及びバイ
ポーラトランジスタのベース・エミッタ部分をマスクす
るためのダミーポリシリコン１０を同時に加工形成する
。
次いて第１図（ｃ）に示すように例えばボロンを注入エ
ネルギー３０ＫｅＶ、ドーズ量５．０ Ｘ １０１５Ｃ
ａｌｌ−２でイオン注入することによりＰＭＯＳトラン
ジスタのソース・ドレイン及びバイポーラトランジスタ
の外部ベースとなるＰ＋拡散層６を形成する。
ネルギー３０ＫｅＶ、ドーズ量５．０ Ｘ １０１５Ｃ
ａｌｌ−２でイオン注入することによりＰＭＯＳトラン
ジスタのソース・ドレイン及びバイポーラトランジスタ
の外部ベースとなるＰ＋拡散層６を形成する。
この際ダミーポリシリコン１０はイオン注入マスクとな
り、バイポーラトランジスタの内部ベース領域に高濃度
のボロンが侵入することを阻止する。
り、バイポーラトランジスタの内部ベース領域に高濃度
のボロンが侵入することを阻止する。
その後ＣＶＤ法により厚さ１０００〜１００００人の絶
縁膜１１（例えば５ｉＣＬ）を成長する。
縁膜１１（例えば５ｉＣＬ）を成長する。
次に第１図（ｄ）に示すようにダミーポリシリコン１０
上の絶縁膜１１をフォトレジストマスク等を用いて選択
的に除去し、ダミーポリシリコン１０の上部を露出させ
る。
上の絶縁膜１１をフォトレジストマスク等を用いて選択
的に除去し、ダミーポリシリコン１０の上部を露出させ
る。
次に第１図（ｅ）に示すように、ダミーポリシリコンＩ
Ｏと絶縁膜１１のエツチング選択比が充分に大きなドラ
イエツチング雰囲気（例えばＣＦ４）中でダミーポリシ
リコン１０を除去し、続いてボロンを例えばエネルギー
３０ＫｅＶ、 ドーズ量１〜５ Ｘ １０１３ｃｍ−
２なる条件でイオン注入することによりベース拡散層７
を形成する。この時、外部ベース領域のＰ＋拡散層６と
ベース拡散層７は、Ｐ＋拡散層６の横方向拡散によるひ
ろがりがあるために、自己整合的に連結される。
Ｏと絶縁膜１１のエツチング選択比が充分に大きなドラ
イエツチング雰囲気（例えばＣＦ４）中でダミーポリシ
リコン１０を除去し、続いてボロンを例えばエネルギー
３０ＫｅＶ、 ドーズ量１〜５ Ｘ １０１３ｃｍ−
２なる条件でイオン注入することによりベース拡散層７
を形成する。この時、外部ベース領域のＰ＋拡散層６と
ベース拡散層７は、Ｐ＋拡散層６の横方向拡散によるひ
ろがりがあるために、自己整合的に連結される。
次に第１図（「）に示すように、ＣＶＤ法等により半導
体基板表面に厚さ１０００〜２０００人のシリコン酸化
膜を成長し、これをエッチバックすることによりサイド
ウオール１２を形成すると同時に、エミッタ形成のため
のコンタクト孔を開孔する。
体基板表面に厚さ１０００〜２０００人のシリコン酸化
膜を成長し、これをエッチバックすることによりサイド
ウオール１２を形成すると同時に、エミッタ形成のため
のコンタクト孔を開孔する。
次に第１図（ｇ）に示すように、ＣＶＤ法によりポリシ
リコンを厚さ２０００〜４０００人成長し、このポリシ
リコン層に例えばヒ素をエネルギー５０ＫｅＶ、 ド
ーズ量Ｉ Ｘ １０１６ｃｍ−２イオン注入した後、９
００℃３０分程度の熱処理を施すことによりエミッタ１
４を形成し、その後、フォトレジストマスクを用いてエ
ミッタポリシリ１３を加工形成する。
リコンを厚さ２０００〜４０００人成長し、このポリシ
リコン層に例えばヒ素をエネルギー５０ＫｅＶ、 ド
ーズ量Ｉ Ｘ １０１６ｃｍ−２イオン注入した後、９
００℃３０分程度の熱処理を施すことによりエミッタ１
４を形成し、その後、フォトレジストマスクを用いてエ
ミッタポリシリ１３を加工形成する。
以後、必要に応じて層間絶縁膜の成長、メタライゼーシ
ョン及びパッシベーションを施すことにより所望のＢｉ
ＣＭＯＳ集積回路を得る。
ョン及びパッシベーションを施すことにより所望のＢｉ
ＣＭＯＳ集積回路を得る。
〔第２の実施例〕
第２図（ａ）〜（ｈ）は本発明の第２の実施例の半導体
チップの断面図である。第１の実施例は、シングルドレ
イン構造のＰＭＯ８ＦＥＴとＥｉｐ）ランジスタを組み
合わせた場合について述べたが、木筆２の実施例では、
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
）構造をもつＰＭＯ８ＦＥＴとＢｉｐ）ランジスタを組
み合わせた場合について述べる。第２図（ａ）において
Ｎ型エピタキシャル層３の表面に厚さ１００〜３００人
のゲート酸化膜４を形成する。次に第２図（ｂ）におい
て例えばポリシリコン層にリンを拡散し、Ｎ＋型ポリシ
リコン層とした後、ＰＭＯＳトランジスタのゲートポリ
シリコン５及びバイポーラトランジスタのベースエミッ
タ部分をマスクするためのダミーポリシリコン１０を同
時に加工形成する。その後、Ｐ型ＬＤＤ層１５を、例え
ばボロンなエネルギー５０ Ｋ ｅ Ｖ 。
チップの断面図である。第１の実施例は、シングルドレ
イン構造のＰＭＯ８ＦＥＴとＥｉｐ）ランジスタを組み
合わせた場合について述べたが、木筆２の実施例では、
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
）構造をもつＰＭＯ８ＦＥＴとＢｉｐ）ランジスタを組
み合わせた場合について述べる。第２図（ａ）において
Ｎ型エピタキシャル層３の表面に厚さ１００〜３００人
のゲート酸化膜４を形成する。次に第２図（ｂ）におい
て例えばポリシリコン層にリンを拡散し、Ｎ＋型ポリシ
リコン層とした後、ＰＭＯＳトランジスタのゲートポリ
シリコン５及びバイポーラトランジスタのベースエミッ
タ部分をマスクするためのダミーポリシリコン１０を同
時に加工形成する。その後、Ｐ型ＬＤＤ層１５を、例え
ばボロンなエネルギー５０ Ｋ ｅ Ｖ 。
ドーズ量１〜５ Ｘ １０１３ｃｍ−２なる条件でイオ
ン注入することにより形成する。
ン注入することにより形成する。
次に第２図（ｃ）に示すように厚さ１０００〜２０００
人のＣＶＤ酸化膜１６を成長する。
人のＣＶＤ酸化膜１６を成長する。
次に第２図（ｄ）に示すようにＣＶＤ酸化膜１６を異方
性ドライエツチングによりエッチバックしてサイドウオ
ール１８を形成し、その後、例えばボロンを注入エネル
ギー３０ＫｅＶ、 ドーズ量５×１０１５ｃｍ−２な
る条件でイオン注入することによりＰ＋拡散層１７を形
成する。
性ドライエツチングによりエッチバックしてサイドウオ
ール１８を形成し、その後、例えばボロンを注入エネル
ギー３０ＫｅＶ、 ドーズ量５×１０１５ｃｍ−２な
る条件でイオン注入することによりＰ＋拡散層１７を形
成する。
次に第２図（ｅ）に示すようにＣＶＤ法により厚さ１０
００〜１００００人の絶縁膜１１（例えば５ｉＯ２）を
成長する。
００〜１００００人の絶縁膜１１（例えば５ｉＯ２）を
成長する。
次に第２図（ｆ）に示すように、ダミーポリシリコン１
０上の絶ｉ膜１１を、フォトレジストマスク等を用いて
選択的に除去し、ダミーポリシリコン１０の上部を露出
させる。
０上の絶ｉ膜１１を、フォトレジストマスク等を用いて
選択的に除去し、ダミーポリシリコン１０の上部を露出
させる。
次に第２図（ｇ）に示すように、ダミーポリシリコン１
０と絶縁膜１１のエツチング選択比が充分に大きなドラ
イエツチング雰囲気（例えばＣＦ’４）中でダミーポリ
シリコン１０を除去し、続いてボロンを例えばエネルギ
ー３０ＫｅＶ、 ドーズ量１〜５Ｘ１０１３ｃｍ−２
なる条件でイオン注入することによりベース拡散層７を
形成する。この時、外部ベース領域のＰ型ＬＤＤ層１５
とベース拡散層７は、自己整合的に連結される。
０と絶縁膜１１のエツチング選択比が充分に大きなドラ
イエツチング雰囲気（例えばＣＦ’４）中でダミーポリ
シリコン１０を除去し、続いてボロンを例えばエネルギ
ー３０ＫｅＶ、 ドーズ量１〜５Ｘ１０１３ｃｍ−２
なる条件でイオン注入することによりベース拡散層７を
形成する。この時、外部ベース領域のＰ型ＬＤＤ層１５
とベース拡散層７は、自己整合的に連結される。
次に第２図（ｈ）に示すように、ベース拡散層γ上に残
存する厚さ１００〜３００人のゲート酸化膜４をエツチ
ング除去した後、エミッタポリシリコン１３及びエミッ
タ１４を加工形成する。
存する厚さ１００〜３００人のゲート酸化膜４をエツチ
ング除去した後、エミッタポリシリコン１３及びエミッ
タ１４を加工形成する。
このときサイドウオール１８の横方向の厚さ（１０００
〜２０００人）分だけ、エミッタ１４とＰ＋拡散層１７
が隔てられていることにより、例えばエミッタ・ベース
間耐圧の劣化等を未然に防ぐことができる。
〜２０００人）分だけ、エミッタ１４とＰ＋拡散層１７
が隔てられていることにより、例えばエミッタ・ベース
間耐圧の劣化等を未然に防ぐことができる。
以後、必要に応じて層間絶縁膜の成長、メタライゼーシ
ョン及びパッシベーションを施すことにより所望のＢｉ
ＣＭＯＳ集積回路を得る。
ョン及びパッシベーションを施すことにより所望のＢｉ
ＣＭＯＳ集積回路を得る。
本第２の実施例は、ＬＤＤ構造のＭＯＳＦＥＴとバイポ
ーラトランジスタを同時に作成しているため、ＬＤＤ構
造を構成するサイドウオールがバイポーラトランジスタ
の外部ベース領域とエミッタを自己整合的に分離してい
るため、第１の実施例に較べて、バイポーラトランジス
タを作成する工程が簡略化されている。
ーラトランジスタを同時に作成しているため、ＬＤＤ構
造を構成するサイドウオールがバイポーラトランジスタ
の外部ベース領域とエミッタを自己整合的に分離してい
るため、第１の実施例に較べて、バイポーラトランジス
タを作成する工程が簡略化されている。
以上説明したように本発明は、ゲートポリシリコン層で
、バイポーラトランジスタのエミッタ・ベース領域を覆
った状態で、ＰＭＯ８ＦＥＴのソース・ドレイン及び外
部ベース領域となるＰ＋拡散層を形成し、次に、このゲ
ートポリシリコン層を除去した後、このゲートポリシリ
コン層のあった部分に自己整合的にバイポーラトランジ
スタのベース及びエミッタを形成することにより、ＰＭ
Ｏ８ＦＥＴのソース・ドレイン領域内に、素子の配列ピ
ッチを乱すことなく高性能のバイポーラトランジスタを
形成できるので、超高集積なりｉＣＭＯ８集積回路を実
現できる。
、バイポーラトランジスタのエミッタ・ベース領域を覆
った状態で、ＰＭＯ８ＦＥＴのソース・ドレイン及び外
部ベース領域となるＰ＋拡散層を形成し、次に、このゲ
ートポリシリコン層を除去した後、このゲートポリシリ
コン層のあった部分に自己整合的にバイポーラトランジ
スタのベース及びエミッタを形成することにより、ＰＭ
Ｏ８ＦＥＴのソース・ドレイン領域内に、素子の配列ピ
ッチを乱すことなく高性能のバイポーラトランジスタを
形成できるので、超高集積なりｉＣＭＯ８集積回路を実
現できる。
第１図（ａ）〜（ｇ）は本発明の第一の実施例の断面図
、第２図（ａ）〜（ｈ）は本発明の第二の実施例の断面
図、第３図（ａ）は従来のＢｉＣＭＯＳ集積回路の平面
図、第３図（ｂ）は従来のＢｉＣＭＯＳ集積回路の断面
図である。 ■・・・・・・Ｐ型基板、２・・・・・・Ｎ＋埋込層、
３・・・・・・Ｎ型エピタキシャル層、４・・・・・・
ゲート酸化膜、５・・・・・・ゲートポリシリコン、６
．１７・・・・・・Ｐ＋拡散層、７・・・・・・ベース
拡散層、８，１４・・・・・・エミッタ、９・・・・・
・コンタクト孔、１０・・・・・・ダミーポリシリコン
、１１・・・・・・絶縁膜、１２．１８・・・・・・サ
イドウオールベ １３・・・・・・エミッタポリシリ、
１５・・・・・・Ｐ型ＬＤＤ層、１６・・・・・・ＣＶ
Ｄ酸化膜。 代理人 弁理士 内 原 晋 ＝１３−
、第２図（ａ）〜（ｈ）は本発明の第二の実施例の断面
図、第３図（ａ）は従来のＢｉＣＭＯＳ集積回路の平面
図、第３図（ｂ）は従来のＢｉＣＭＯＳ集積回路の断面
図である。 ■・・・・・・Ｐ型基板、２・・・・・・Ｎ＋埋込層、
３・・・・・・Ｎ型エピタキシャル層、４・・・・・・
ゲート酸化膜、５・・・・・・ゲートポリシリコン、６
．１７・・・・・・Ｐ＋拡散層、７・・・・・・ベース
拡散層、８，１４・・・・・・エミッタ、９・・・・・
・コンタクト孔、１０・・・・・・ダミーポリシリコン
、１１・・・・・・絶縁膜、１２．１８・・・・・・サ
イドウオールベ １３・・・・・・エミッタポリシリ、
１５・・・・・・Ｐ型ＬＤＤ層、１６・・・・・・ＣＶ
Ｄ酸化膜。 代理人 弁理士 内 原 晋 ＝１３−
Claims (1)
- 少なくとも１個のＰＭＯＳトランジスタのドレイン拡
散層内にＮＰＮバイポーラトランジスタを形成すること
を特徴とするＢｉＣＭＯＳ集積回路の製造方法に於いて
、ＮＰＮバイポーラトランジスタのエミッタ・ベース接
合を形成すべき領域をゲートポリシリコン層で覆う工程
と、該ポリシリコン層をマスク層としてＰＭＯＳトラン
ジスタのソース・ドレイン拡散層及びバイポーラトラン
ジスタの外部ベース領域を同時に形成する工程と、その
後該ポリシリコン層を除去し、該ポリシリコン層で覆わ
れていた領域に対して自己整合的にバイポーラトランジ
スタの内部ベース層及びエミッタ拡散層を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02106964A JP3097095B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02106964A JP3097095B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045851A true JPH045851A (ja) | 1992-01-09 |
| JP3097095B2 JP3097095B2 (ja) | 2000-10-10 |
Family
ID=14447006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02106964A Expired - Fee Related JP3097095B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097095B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253280B1 (ko) * | 1997-03-28 | 2000-04-15 | 김영환 | 디램셀제조방법 |
| JP2004241779A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
| KR100967478B1 (ko) * | 2007-12-24 | 2010-07-07 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
-
1990
- 1990-04-23 JP JP02106964A patent/JP3097095B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253280B1 (ko) * | 1997-03-28 | 2000-04-15 | 김영환 | 디램셀제조방법 |
| JP2004241779A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
| JP4532131B2 (ja) * | 2003-02-07 | 2010-08-25 | 三星電子株式会社 | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
| KR100967478B1 (ko) * | 2007-12-24 | 2010-07-07 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3097095B2 (ja) | 2000-10-10 |
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