JPS61269360A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS61269360A JPS61269360A JP60110468A JP11046885A JPS61269360A JP S61269360 A JPS61269360 A JP S61269360A JP 60110468 A JP60110468 A JP 60110468A JP 11046885 A JP11046885 A JP 11046885A JP S61269360 A JPS61269360 A JP S61269360A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特にＢｉ（バイポーラ）ＣＭＯ８
（相補型金属酸化物半導体）ＩＣにおけるバイポーラ部
の高耐圧化技術に関する。
（相補型金属酸化物半導体）ＩＣにおけるバイポーラ部
の高耐圧化技術に関する。
一つの半導体基体（以下半導体基板とも称す。）上に種
類の異なる能動素子、たとえばバイボーラトランジスタ
と相補型ＭＯ８トランジスタを形成するＢｉ−ＣＭＯ８
半導体集積回路装置（ＩＣ。
類の異なる能動素子、たとえばバイボーラトランジスタ
と相補型ＭＯ８トランジスタを形成するＢｉ−ＣＭＯ８
半導体集積回路装置（ＩＣ。
ＬＳＩ）はすでに１９６９年頃から試みられている。
Ｂｉ −ＣＭＯ８半導体装置の特長はバイポーラ集積回
路の高速性、大電力駆動性とＣＭＯ８集積回路の高集積
、低消費電力という相互の特長金兼ねそなえたことにあ
る。
路の高速性、大電力駆動性とＣＭＯ８集積回路の高集積
、低消費電力という相互の特長金兼ねそなえたことにあ
る。
第７図は本願発明者によって開発されたバイポーラＣＭ
ＯＳ Ｉ Ｃの一例（％開昭５９−９４８６１）を示す
。
ＯＳ Ｉ Ｃの一例（％開昭５９−９４８６１）を示す
。
この例では、第１導電型のＰ−型Ｓｔ（シリコン）基板
ｌの上に第２導電型のエピタキシャルｎＷＳｉ層２が形
成され、このｎ型Ｓ１層２の表面は分離用の厚い酸化膜
３及びその下のＰ型拡散層４によって電気的に分離され
たいくつかの島領域を有し、一つの島領域５ａにはｎｐ
ｎ トランジスタワ他の島領域５ｂ、５ｃにはポリＳｌ
ゲート６を有するｎチャネルＭＯＳＦＥＴ、Ｐチャネル
ＭＯＳＦＥＴが形成されている。
ｌの上に第２導電型のエピタキシャルｎＷＳｉ層２が形
成され、このｎ型Ｓ１層２の表面は分離用の厚い酸化膜
３及びその下のＰ型拡散層４によって電気的に分離され
たいくつかの島領域を有し、一つの島領域５ａにはｎｐ
ｎ トランジスタワ他の島領域５ｂ、５ｃにはポリＳｌ
ゲート６を有するｎチャネルＭＯＳＦＥＴ、Ｐチャネル
ＭＯＳＦＥＴが形成されている。
このようなりｉ−ＣＭＯ８ＩＣｔ製造するにあ九って、
バイポーラ部のベース８の形成は、ｎチャネルＭＯＳＦ
ＥＴのソース■、ドレイン■形成のためのＮ型拡散１１
を共用しているために、ｎｐｎトランジスタのｈＦＩ
のコントロールのため、ベース８の拡散深さを浅くし
ている。たとえば第８図を参照しＸｊ＝２μｍ程度であ
る。なお、０ＭＯ８側では高集積度を保つためにソース
・ドレイン拡散層１１を深くすることはできない。この
ため通常のリニアＩＣにおけるベースの拡散深さくＸｊ
＝３μｍ）に比べて浅い接合周辺部の曲率が小さくなり
てしまい、曲率に比例するところのプレクダウン電圧た
とえば、バイポーラトランジスタのベース・コレクタ間
ブレイクダウン電圧ＢＶｃ１０が低いものとなって、高
耐圧が必要なＩＣの用途には耐圧がたりず使用できない
ことが本発明者によシろきらかとされた。
バイポーラ部のベース８の形成は、ｎチャネルＭＯＳＦ
ＥＴのソース■、ドレイン■形成のためのＮ型拡散１１
を共用しているために、ｎｐｎトランジスタのｈＦＩ
のコントロールのため、ベース８の拡散深さを浅くし
ている。たとえば第８図を参照しＸｊ＝２μｍ程度であ
る。なお、０ＭＯ８側では高集積度を保つためにソース
・ドレイン拡散層１１を深くすることはできない。この
ため通常のリニアＩＣにおけるベースの拡散深さくＸｊ
＝３μｍ）に比べて浅い接合周辺部の曲率が小さくなり
てしまい、曲率に比例するところのプレクダウン電圧た
とえば、バイポーラトランジスタのベース・コレクタ間
ブレイクダウン電圧ＢＶｃ１０が低いものとなって、高
耐圧が必要なＩＣの用途には耐圧がたりず使用できない
ことが本発明者によシろきらかとされた。
本発明は上記した問題を克服するためになされたもので
ある。
ある。
本発明の一つの目的はＢｉ −ＣＭＯ８半導体装置にお
けるバイポーラ部の耐圧向上にある。
けるバイポーラ部の耐圧向上にある。
本発明の他の一つの目的は従来の工程数を増やすことな
く、高耐圧化できるＢｉ−ＣＭＯ８半導体装置の製造方
法の提供にある。
く、高耐圧化できるＢｉ−ＣＭＯ８半導体装置の製造方
法の提供にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれは下記のとおシである。
を簡単に説明すれは下記のとおシである。
すなわち、Ｂ ｌ −ＣＭＯ８半導体装置において、バ
イポーラ部のたとえばＰ型代−ス周辺部とこれをとシ囲
む分離用絶縁膜との境界面にそって上記ベースよシ深い
Ｐ型ウェルを形成することにより、境界面の拡散層の曲
率を大きくしてバイポーラ部の高耐圧化を図るものであ
る。製造方法においては、上記Ｐ型ウェルは同じ基板上
に形成されるＣＭＯ８部のｎチャネルＭＯＳＦＥＴのた
めのＰ型ウェル拡散を利用し工程数を特に増やすことな
く上記高耐圧化を実現する。
イポーラ部のたとえばＰ型代−ス周辺部とこれをとシ囲
む分離用絶縁膜との境界面にそって上記ベースよシ深い
Ｐ型ウェルを形成することにより、境界面の拡散層の曲
率を大きくしてバイポーラ部の高耐圧化を図るものであ
る。製造方法においては、上記Ｐ型ウェルは同じ基板上
に形成されるＣＭＯ８部のｎチャネルＭＯＳＦＥＴのた
めのＰ型ウェル拡散を利用し工程数を特に増やすことな
く上記高耐圧化を実現する。
〔実施例１〕
第１図は本発明の一実施例を示すものでろって、Ｂｉ−
ＣＭＯ５ＩＣにおけるバイポーラ部の縦断面図である。
ＣＭＯ５ＩＣにおけるバイポーラ部の縦断面図である。
第２図は平面図でそのＡ−Ａ視断面が第１図に対応する
。
。
ｌはＰ−型Ｓｔ基板（サブストレート）、９はｎ 型埋
込層、５ａは基板１上にエピタキシャル成長させたｎ型
Ｓ１層（２）で分離用酸化膜７．アイソレーションＰ凰
層４によシ周辺から分離されたバイポーラｎｐｎトラン
ジスタ用の島領域をつくる。島領域と基板との間にはｎ
＋＋埋込層１３が埋め込まれる。
込層、５ａは基板１上にエピタキシャル成長させたｎ型
Ｓ１層（２）で分離用酸化膜７．アイソレーションＰ凰
層４によシ周辺から分離されたバイポーラｎｐｎトラン
ジスタ用の島領域をつくる。島領域と基板との間にはｎ
＋＋埋込層１３が埋め込まれる。
８はｎｐｎトランジスタのベースとなるＰ型層（接合深
さＸｊ”２μｍ ）１．１０はＰＷ層周辺に分離用酸化
膜７にそって設けられたＰ型りエル（深さＸｊ＝５μｍ
）である。
さＸｊ”２μｍ ）１．１０はＰＷ層周辺に分離用酸化
膜７にそって設けられたＰ型りエル（深さＸｊ＝５μｍ
）である。
１１はエミッタとなるｎ＋型型数散層１２はコレクタ取
出し部となるｎ＋型型数散層ある。
出し部となるｎ＋型型数散層ある。
なお、図示されないが、各領域上は酸化膜等のパッシベ
イション膜で覆われ、この膜にあけたコンタクト穴を通
してｉ等の電極が設けられる。
イション膜で覆われ、この膜にあけたコンタクト穴を通
してｉ等の電極が設けられる。
第１因において注目すべきはＰ型つェルｌＯの働きであ
ってベース８の周辺に拡散深さの深いＰ型りエルを設は
高耐圧化全針るとともに、ベースの広が９抵抗を低減す
るためのグラフトベース構造ともなりていることである
。これによシ、高耐圧でしかも、特性の良いバイポーラ
トランジスタが得られる。
ってベース８の周辺に拡散深さの深いＰ型りエルを設は
高耐圧化全針るとともに、ベースの広が９抵抗を低減す
るためのグラフトベース構造ともなりていることである
。これによシ、高耐圧でしかも、特性の良いバイポーラ
トランジスタが得られる。
バイポーラｎｐｎトランジスタのベースＰ＋型層の周辺
に充分に深いＰ型ウェルを形成しであることによυ、周
辺部でのｐｎ接合の曲率を大きくすることで充分な耐圧
が得られる。
に充分に深いＰ型ウェルを形成しであることによυ、周
辺部でのｐｎ接合の曲率を大きくすることで充分な耐圧
が得られる。
この場合、エミツタ層の直下はｎｐｎトランジスタのｈ
ＦＥ のためＰ型ウェルを挿入しない。
ＦＥ のためＰ型ウェルを挿入しない。
〔実施例２〕
第３図乃至第６図は本発明の他の一実施例を示すもので
あって、バイポーラＣＭＯ８ＩＣのプロセスの要部工程
断面図である。
あって、バイポーラＣＭＯ８ＩＣのプロセスの要部工程
断面図である。
以下各工程図１２にもとづき工程順に説明する。
（１）Ｐ−型Ｓｔ基板１にｎ＋屋埋込層ｉ３．Ｐ”思埋
込層１４のための部分的不純物拡散を行りた後にｎ−型
Ｓ１層２ｆ７ｆ：エビタキシヤル成長したものを用意し
、ホトレジスト技術による酸化膜５をマスクにしてアイ
ソレーン１フ部に溝６をあけ、その後、２次酸化によシ
形成した酸化膜１５をマスクにして、アイソレーン１フ
部及びウェル部を形成する部分にＢ（ポ四ン）を深くイ
オン打込みする。この工程でバイポーラｎｐｎトランジ
スタのベース領域となる部分の周辺部（第１図１０）に
もＢｅイオン打込みする。（第３図）（２）アインレー
シ璽ン溝部以外に窒化膜（Ｓｔ、Ｎ、）マスク１７を形
成し、選択酸化を行ってアイソレージ菖ン酸化膜７を形
成する。この工程と同時に、又は別個にＢ拡散（１０１
？オーダー）ｆ、行って、アイソレージ１ンＰ型層４．
ＣＭＯ８部のＰ製つェル１８及びｎｐｎトランジスタの
ペース周辺部Ｐ型層１０を形成する。（第４図） （３）熱酸化によりＣＭＯ８部表面にゲート酸化膜１９
ｆ：生成し、ポリＳｌをデポジットし、ホトレジストに
よるポリＳｉパターニング全行りてポリＳｔゲー）２０
’ｉ形成する。次いでＨＬＤ（高圧低温堆積）法による
Ｓ１０．膜のマスク２１を形成し、Ｂのイオン打込み、
拡散（１０１″オーダー）によりｎｐｎト？ンジスタの
ベースＰ 型層（深さ２μｍ ） ８とＰチャネルＭＯ
ＳＦＥＴのソース・ドレインＰ＋型層２２とを同時に形
成する。（第５図） （４）同じように新々Ｓｔ、、膜マスク２３を用いてＡ
ｓ（ヒ素）のイオン打込み（又ぽデポジット）拡散を行
って、ｎｐｎトランジスタのエミッタｎ＋型層１１．コ
レクタ取出し部ｎ＋型層１２（なお別工程で深いｎ＋型
層全形成する必要がある）を形成し、同時にｎチャネル
ＭＯＳＦＥＴのソース・ドレインＰ＋型層２４を形成す
る。（第６図）この後、図示されないが、パッシペイシ
ッン展全形成し、コンタクトホトを行い、ＡＪｔ−蒸着
、ホトエッチを行って各領域に接続するＡ！電極−配縁
全形成してバイポーラＣＭＯ８ＩＣ’ｉ完成する。
込層１４のための部分的不純物拡散を行りた後にｎ−型
Ｓ１層２ｆ７ｆ：エビタキシヤル成長したものを用意し
、ホトレジスト技術による酸化膜５をマスクにしてアイ
ソレーン１フ部に溝６をあけ、その後、２次酸化によシ
形成した酸化膜１５をマスクにして、アイソレーン１フ
部及びウェル部を形成する部分にＢ（ポ四ン）を深くイ
オン打込みする。この工程でバイポーラｎｐｎトランジ
スタのベース領域となる部分の周辺部（第１図１０）に
もＢｅイオン打込みする。（第３図）（２）アインレー
シ璽ン溝部以外に窒化膜（Ｓｔ、Ｎ、）マスク１７を形
成し、選択酸化を行ってアイソレージ菖ン酸化膜７を形
成する。この工程と同時に、又は別個にＢ拡散（１０１
？オーダー）ｆ、行って、アイソレージ１ンＰ型層４．
ＣＭＯ８部のＰ製つェル１８及びｎｐｎトランジスタの
ペース周辺部Ｐ型層１０を形成する。（第４図） （３）熱酸化によりＣＭＯ８部表面にゲート酸化膜１９
ｆ：生成し、ポリＳｌをデポジットし、ホトレジストに
よるポリＳｉパターニング全行りてポリＳｔゲー）２０
’ｉ形成する。次いでＨＬＤ（高圧低温堆積）法による
Ｓ１０．膜のマスク２１を形成し、Ｂのイオン打込み、
拡散（１０１″オーダー）によりｎｐｎト？ンジスタの
ベースＰ 型層（深さ２μｍ ） ８とＰチャネルＭＯ
ＳＦＥＴのソース・ドレインＰ＋型層２２とを同時に形
成する。（第５図） （４）同じように新々Ｓｔ、、膜マスク２３を用いてＡ
ｓ（ヒ素）のイオン打込み（又ぽデポジット）拡散を行
って、ｎｐｎトランジスタのエミッタｎ＋型層１１．コ
レクタ取出し部ｎ＋型層１２（なお別工程で深いｎ＋型
層全形成する必要がある）を形成し、同時にｎチャネル
ＭＯＳＦＥＴのソース・ドレインＰ＋型層２４を形成す
る。（第６図）この後、図示されないが、パッシペイシ
ッン展全形成し、コンタクトホトを行い、ＡＪｔ−蒸着
、ホトエッチを行って各領域に接続するＡ！電極−配縁
全形成してバイポーラＣＭＯ８ＩＣ’ｉ完成する。
バイポーラトランジスタのＰＷペース周辺のＰ型ウェル
はＣＭＯ５のＰ型ウェルと同時に形成することになるか
ら、拡散用マスクパターンを変えるのみで新たな工程を
付加することなくバイポーラ部の高耐圧化が実現できる
。
はＣＭＯ５のＰ型ウェルと同時に形成することになるか
ら、拡散用マスクパターンを変えるのみで新たな工程を
付加することなくバイポーラ部の高耐圧化が実現できる
。
以上本発明者によってなされた発明全実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、バイポーラ部ｎｐｎトランジスタのペースＰ
＋層周辺にＰ型ウェルを形成する以外に、周辺に浅いＰ
型層（コレクタなど）ｔ−有するｐｎｐトランジスタに
本発明を応用し同様の効果金婚げることができる。
＋層周辺にＰ型ウェルを形成する以外に、周辺に浅いＰ
型層（コレクタなど）ｔ−有するｐｎｐトランジスタに
本発明を応用し同様の効果金婚げることができる。
本発明はバイポーラＣＭＯ８ＩＣ，バイポーラＣＭＯ８
ＬＳＩに適用した場合最も効果をもつものである。
ＬＳＩに適用した場合最も効果をもつものである。
第１図は本発明の一実施例を示すパイボーラトランジス
タの断面図、第２図は同平面図である。 第３図乃至第６図は本発明の一実施例を示すバイポーラ
ＣＭＯＳ Ｉ Ｃプロセスの主要工程断面図である。 第７図はこれまでのバイポーラＣＭＯ３ＩＣの一例を示
す断面図、第８図は第７図における一部拡大断面図であ
る。 ｌ・・・Ｐ−型Ｓｔ基板、２・・・エビタキシャＡＩｎ
型Ｓｉ層、３・・・酸化膜、４・・・アインレーシ１ン
Ｐ釜層、５ａ、５ｂ・・・島領域、６・・・ポリＳ１ゲ
ート、８・・・Ｐ型ベース、１０・・・Ｐ型りエル、１
１・・・エミッタｎ＋型層、１２・・・コレクタｎ＋型
層、１３・・・ｎ＋型埋込層。 第 １ 図 第 ２ 図
タの断面図、第２図は同平面図である。 第３図乃至第６図は本発明の一実施例を示すバイポーラ
ＣＭＯＳ Ｉ Ｃプロセスの主要工程断面図である。 第７図はこれまでのバイポーラＣＭＯ３ＩＣの一例を示
す断面図、第８図は第７図における一部拡大断面図であ
る。 ｌ・・・Ｐ−型Ｓｔ基板、２・・・エビタキシャＡＩｎ
型Ｓｉ層、３・・・酸化膜、４・・・アインレーシ１ン
Ｐ釜層、５ａ、５ｂ・・・島領域、６・・・ポリＳ１ゲ
ート、８・・・Ｐ型ベース、１０・・・Ｐ型りエル、１
１・・・エミッタｎ＋型層、１２・・・コレクタｎ＋型
層、１３・・・ｎ＋型埋込層。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の一主面上に第２導電型半導
体層を有し、この第２導電型半導体層の表面には、部分
的に酸化された絶縁膜によって電気的に分離された半導
体島領域を有し、一つの島領域表面にバイポーラ半導体
素子が形成された半導体装置であって、上記バイポーラ
半導体素子の第１導電型領域周辺部とこれを取り囲む分
離用絶縁膜との境界面に沿って上記周辺部を覆うように
上記領域よりも深い第１導電型ウェルが形成されている
ことを特徴とする半導体装置。 ２、上記第１導電型はＰ型導電型であり上記バイポーラ
半導体素子はｎｐｎトランジスタであり、このｎｐｎト
ランジスタのＰ型ベース領域の周辺部にＰ型ウェルが形
成されている特許請求の範囲第１項に記載の半導体装置
。 ３、Ｐ型シリコン単結晶半導体基板の一主面上にｎ型シ
リコン層をエピタキシャル成長させ、このｎ型シリコン
層の表面を部分的に形成したシリコン酸化膜によってい
くつかの島領域に電気的に分離し、分離された一部の島
領域にバイポーラｎｐｎトランジスタを形成し、他の島
領域表面にＰ型ウェルを形成してｎチャネルＭＯＳＦＥ
Ｔ形成するとともに、Ｐ型ウェル形成領域以外にＰチャ
ネルＭＯＳＦＥＴを形成する半導体装置の製造方法であ
って、上記バイポーラｎｐｎトランジスタのベース領域
周辺部分に上記ｎチャネルＭＯＳＦＥＴのウェル形成時
の拡散工程を利用してＰ型ウェルを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110468A JPS61269360A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110468A JPS61269360A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269360A true JPS61269360A (ja) | 1986-11-28 |
Family
ID=14536470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110468A Pending JPS61269360A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269360A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281544A (ja) * | 1985-06-06 | 1986-12-11 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS63269560A (ja) * | 1987-04-27 | 1988-11-07 | Fuji Electric Co Ltd | 半導体装置 |
| JPS6428859A (en) * | 1987-07-23 | 1989-01-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02102541A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置 |
-
1985
- 1985-05-24 JP JP60110468A patent/JPS61269360A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281544A (ja) * | 1985-06-06 | 1986-12-11 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS63269560A (ja) * | 1987-04-27 | 1988-11-07 | Fuji Electric Co Ltd | 半導体装置 |
| JPS6428859A (en) * | 1987-07-23 | 1989-01-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02102541A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置 |
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