JPH0348458A - Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 - Google Patents
Ｂｉ―ＣＭＯＳ集積回路およびその製造方法Info
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- JPH0348458A JPH0348458A JP2104969A JP10496990A JPH0348458A JP H0348458 A JPH0348458 A JP H0348458A JP 2104969 A JP2104969 A JP 2104969A JP 10496990 A JP10496990 A JP 10496990A JP H0348458 A JPH0348458 A JP H0348458A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型ＮＰＮトランジスタ、横型ＰＮＰトランジ
スタ、ＮチャネルＭＯＳ電界効果トランジスタ（以下Ｎ
−ＭＯＳＦＥＴという）、ＰチャネルＭＯＳ電界効果ト
ランジスタ（以下Ｐ−ＭＯＳＦＥＴという）をモノリシ
ックに集積したＢｉ−ＣＭＯＳ集積回路に関するもので
ある．〔従来の技術〕 Ｂ ｉ−ＣＭＯＳ集積回路は、バイボーラトランジスタ
である縦型の二重拡散ＮＰＮトランジスタおよび横型の
ＰＮＰトランジスタとが、Ｎ−ＭＯＳＦＥＴおよびＰ−
ＭＯＳＦＥＴと共に同一Ｐ型シリコン基板上に形成され
ている。
スタ、ＮチャネルＭＯＳ電界効果トランジスタ（以下Ｎ
−ＭＯＳＦＥＴという）、ＰチャネルＭＯＳ電界効果ト
ランジスタ（以下Ｐ−ＭＯＳＦＥＴという）をモノリシ
ックに集積したＢｉ−ＣＭＯＳ集積回路に関するもので
ある．〔従来の技術〕 Ｂ ｉ−ＣＭＯＳ集積回路は、バイボーラトランジスタ
である縦型の二重拡散ＮＰＮトランジスタおよび横型の
ＰＮＰトランジスタとが、Ｎ−ＭＯＳＦＥＴおよびＰ−
ＭＯＳＦＥＴと共に同一Ｐ型シリコン基板上に形成され
ている。
Ｂ ｉ−ＣＭＯＳ集積回路はパイボーラトラジスタの高
速動作および大電流駆動と、Ｃ−ＭＯＳＦＥＴの低消費
電力との両方の長所を兼ね備えている。
速動作および大電流駆動と、Ｃ−ＭＯＳＦＥＴの低消費
電力との両方の長所を兼ね備えている。
バイボーラトランジスタにおいては、特に高速動作に適
した縦型ＮＰＮトランジスタを主体として、その構造と
製造工程が設計されているため、ＰＮＰトランジスタは
横型トランジスタ構造になっている． 横型Ｐ−Ｎ Ｐ トランジスタは、Ｎ型エビタキシャル
層をベースとし、Ｎ型エビタキシャル層の表面に拡散さ
れたＰ＋型エミッタと、Ｐ＋型エミッタを囲むＰ′″型
コレクタとから構成されている。
した縦型ＮＰＮトランジスタを主体として、その構造と
製造工程が設計されているため、ＰＮＰトランジスタは
横型トランジスタ構造になっている． 横型Ｐ−Ｎ Ｐ トランジスタは、Ｎ型エビタキシャル
層をベースとし、Ｎ型エビタキシャル層の表面に拡散さ
れたＰ＋型エミッタと、Ｐ＋型エミッタを囲むＰ′″型
コレクタとから構成されている。
横型ＰＮＰトランジスタの動作速度を支配するベース幅
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定される．横型ＰＮＰトランジスタの
電流容量を支配するエミッタ面積は、ベース拡ＦＰＩ層
に対而しているエミッタ周囲長とエミッタ拡散深さとの
積で決定される。
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定される．横型ＰＮＰトランジスタの
電流容量を支配するエミッタ面積は、ベース拡ＦＰＩ層
に対而しているエミッタ周囲長とエミッタ拡散深さとの
積で決定される。
しかしながら従来Ｂ ｉ−ＣＭＯＳ集積回路は、期待さ
れているほどには高速動作および大電流駆動ができない
。
れているほどには高速動作および大電流駆動ができない
。
従来技術によるＢ ｉ−ＣＭＯＳ集積回路について、第
２図（ａ）〜（ｃ）を参照して説明する。
２図（ａ）〜（ｃ）を参照して説明する。
はじめに第２図（ａ）に示すように、Ｐ型シリコン基板
１１にＮ＋型埋込層１２を形成し、次いでＰ′″型埋込
層１３を形成する． つぎに全面にＮ型エビタキシャル層１４を成長させたの
ち、Ｐウェル１５、素子分離用Ｐ型層１５ａおよびＮウ
ェル１６を形成する． つぎに第２図（ｂ）に示すように、ＬＯＣＯＳ選択酸化
法によりフィールド酸化膜１７を形成する． つぎにゲート酸化Ｍ１８を形成したのち、Ｎ＋型コレク
タ１９予定領域とＮ＋型ベース１９ａ予定領域との上の
ゲート酸化膜１８を選択エッチングしてからポリシリコ
ンを堆積する。
１１にＮ＋型埋込層１２を形成し、次いでＰ′″型埋込
層１３を形成する． つぎに全面にＮ型エビタキシャル層１４を成長させたの
ち、Ｐウェル１５、素子分離用Ｐ型層１５ａおよびＮウ
ェル１６を形成する． つぎに第２図（ｂ）に示すように、ＬＯＣＯＳ選択酸化
法によりフィールド酸化膜１７を形成する． つぎにゲート酸化Ｍ１８を形成したのち、Ｎ＋型コレク
タ１９予定領域とＮ＋型ベース１９ａ予定領域との上の
ゲート酸化膜１８を選択エッチングしてからポリシリコ
ンを堆積する。
つぎに燐拡散することによりＮＰＮトランジスタ用Ｎ＋
型コレクタ１９および横型ＰＮＰトランジスタ用Ｎ４型
ベース１９ａを形成する。
型コレクタ１９および横型ＰＮＰトランジスタ用Ｎ４型
ベース１９ａを形成する。
つぎにポリシリコンを選択エッチングして、ポリシリコ
ンからなるゲートｔ［ｉ２０．ＮＰＮトランジスタ用コ
レクタ電極２０ａ、横型ＰＮＰトランジスタ用ベース電
極２０ｂを形成する。
ンからなるゲートｔ［ｉ２０．ＮＰＮトランジスタ用コ
レクタ電極２０ａ、横型ＰＮＰトランジスタ用ベース電
極２０ｂを形成する。
つぎに第２図（ｃ）に示すように、ＮＰＮトランジスタ
用Ｐ型ベース２２を形成したのち、ＮＰＮトランジスタ
用Ｎ＋型エミッタ２３、Ｎ−ＭＯＳＦＥＴ用Ｎ”型ソー
ス２３ａとドレイン２３ｂとを同時に形成する。
用Ｐ型ベース２２を形成したのち、ＮＰＮトランジスタ
用Ｎ＋型エミッタ２３、Ｎ−ＭＯＳＦＥＴ用Ｎ”型ソー
ス２３ａとドレイン２３ｂとを同時に形成する。
つぎにＮＰＮトランジスタ用Ｐ＋型ベース２４、横型Ｐ
ＮＰ トランジスタ用Ｐ＋型コレクタ２４ａ、横型ＰＮ
Ｐ トランジスタ用Ｐ″″型エミッタ２４Ｊ Ｐ−ＭＯ
ＳＦＥＴ用Ｐ＋型ソース２４ｃとドレイン２４ｄとを形
成してＢ ｉ−ＣＭＯＳ集積回路の素子部が完戒する． このＢ ｉ−ＣＭＯＳ集積回路のＰＮＰトランジスタは
横型トランジスタである． 〔発明が解決しようとする課題〕 横型ＰＮＰトランジスタの動作速度を支配するベース幅
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定されるが、短縮するのが難しいため
高速動作が困難である．横型ＰＮＰ トランジスタの電
流容量を支配するエミッタ面積は、ベース拡散層に対面
するエミッタ周囲長とエミッタ拡散深さとの積で決定さ
れるので大電流駆動が困難である． 本発明の目的は、高速動作に適したＢ ｉ −ＣＭＯＳ
集積回路を提供することにある。
ＮＰ トランジスタ用Ｐ＋型コレクタ２４ａ、横型ＰＮ
Ｐ トランジスタ用Ｐ″″型エミッタ２４Ｊ Ｐ−ＭＯ
ＳＦＥＴ用Ｐ＋型ソース２４ｃとドレイン２４ｄとを形
成してＢ ｉ−ＣＭＯＳ集積回路の素子部が完戒する． このＢ ｉ−ＣＭＯＳ集積回路のＰＮＰトランジスタは
横型トランジスタである． 〔発明が解決しようとする課題〕 横型ＰＮＰトランジスタの動作速度を支配するベース幅
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定されるが、短縮するのが難しいため
高速動作が困難である．横型ＰＮＰ トランジスタの電
流容量を支配するエミッタ面積は、ベース拡散層に対面
するエミッタ周囲長とエミッタ拡散深さとの積で決定さ
れるので大電流駆動が困難である． 本発明の目的は、高速動作に適したＢ ｉ −ＣＭＯＳ
集積回路を提供することにある。
本発明の他の目的は、大電流駆動に適したＢｉ−ＣＭＯ
Ｓ集積回路を提供することにある．〔課題を解決するた
めの手段〕 本発明のＢ ｉ−ＣＭＯＳ集積回路において、横型ＰＮ
Ｐトランジスタは、Ｐ型シリコン基板の上に形成された
Ｎ型エビタキシャル層の表面に形成されている．Ｎ型エ
ビタキシャル層の表面に形成されたＰウェルをコレクタ
とし、ＰウェルとＮ型エビタキシャル層とにまたがるＮ
型拡散層をベースとし、Ｎ型拡散層に形成されたＰ′″
型拡散層をエミッタとしている． ベースをｉ戒しているＮ型拡散層とエミッタを構成して
いるＰ＋型拡散層とは、ポリシリコンをマスクとした自
己整合構造となっている．好ましくはＮＰＮトランジス
タのＰ＋型ベースおよびＰ−ＭＯＳＦＥＴのソースード
レインとなるＰ＋型拡散層の形成と同時に、Ｐウェルコ
レクタにコレクタコンタクト用のＰ＋型拡散層を形成す
る。
Ｓ集積回路を提供することにある．〔課題を解決するた
めの手段〕 本発明のＢ ｉ−ＣＭＯＳ集積回路において、横型ＰＮ
Ｐトランジスタは、Ｐ型シリコン基板の上に形成された
Ｎ型エビタキシャル層の表面に形成されている．Ｎ型エ
ビタキシャル層の表面に形成されたＰウェルをコレクタ
とし、ＰウェルとＮ型エビタキシャル層とにまたがるＮ
型拡散層をベースとし、Ｎ型拡散層に形成されたＰ′″
型拡散層をエミッタとしている． ベースをｉ戒しているＮ型拡散層とエミッタを構成して
いるＰ＋型拡散層とは、ポリシリコンをマスクとした自
己整合構造となっている．好ましくはＮＰＮトランジス
タのＰ＋型ベースおよびＰ−ＭＯＳＦＥＴのソースード
レインとなるＰ＋型拡散層の形成と同時に、Ｐウェルコ
レクタにコレクタコンタクト用のＰ＋型拡散層を形成す
る。
本発明の実施例について、第１図（ａ）〜（ｆ）を参照
して説明する． はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１１にＮ＋型埋込層１２を形成し、次いでＰ型埋込７１
１３を形成する。Ｐ型埋込層１３は不純物として硼素を
用いているので、Ｎ＋型埋込層１２よりも上下により大
きく拡散する．つぎに全面に厚さ２〜５μｍのＮ型エビ
タキシャル層１４を成長させてから、このＮ型エビタキ
シャル層１４内に、Ｐウェル１５、素子分離用Ｐ型層１
５ａ、横型ＰＮＰトランジスタ用のＰ型コレクタ１５ｂ
を同時に選択拡散で形成し、次いでＮウェル１６を選択
拡散で形成する．Ｐ型埋込層１３はＮ＋型埋込層１２よ
りは高く拡散しているので、Ｐウェル１５および素子分
離用Ｐ型層１５ａはＰ型埋込層１３と合体するが、Ｐ型
コレクタ１５ｂはＮ＋型埋込層１２とは離れている．つ
ぎに第１図（ｂ）に示すように、ＬＯＧＯＳ選択酸化法
により厚さ０．６〜１．０μｍのフィールド酸化膜ｌ７
を形成する。つぎにフィールド酸化膜の設けられていな
い部分の表面に、厚さ３００人のゲート酸化膜１８を形
成し、Ｎ＋型コレクタ１９予定領域とＮ＋型ベース１９
ａ予定領域との上のゲート酸化膜１８を選択エッチング
してから厚さ４０００〜６０００人のポリシリコン２０
を堆積する． つぎにこのポリシリコンを通して９００〜９２０℃で燐
をポリシリコンが直接コンタクトしている部分に拡散し
て、ＮＰＮ｝ランジタタ用Ｎ＋型コレクタ１９および横
型ＰＮＰトランジスタ用Ｎ”型ベース１９ａを形成する
。
して説明する． はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１１にＮ＋型埋込層１２を形成し、次いでＰ型埋込７１
１３を形成する。Ｐ型埋込層１３は不純物として硼素を
用いているので、Ｎ＋型埋込層１２よりも上下により大
きく拡散する．つぎに全面に厚さ２〜５μｍのＮ型エビ
タキシャル層１４を成長させてから、このＮ型エビタキ
シャル層１４内に、Ｐウェル１５、素子分離用Ｐ型層１
５ａ、横型ＰＮＰトランジスタ用のＰ型コレクタ１５ｂ
を同時に選択拡散で形成し、次いでＮウェル１６を選択
拡散で形成する．Ｐ型埋込層１３はＮ＋型埋込層１２よ
りは高く拡散しているので、Ｐウェル１５および素子分
離用Ｐ型層１５ａはＰ型埋込層１３と合体するが、Ｐ型
コレクタ１５ｂはＮ＋型埋込層１２とは離れている．つ
ぎに第１図（ｂ）に示すように、ＬＯＧＯＳ選択酸化法
により厚さ０．６〜１．０μｍのフィールド酸化膜ｌ７
を形成する。つぎにフィールド酸化膜の設けられていな
い部分の表面に、厚さ３００人のゲート酸化膜１８を形
成し、Ｎ＋型コレクタ１９予定領域とＮ＋型ベース１９
ａ予定領域との上のゲート酸化膜１８を選択エッチング
してから厚さ４０００〜６０００人のポリシリコン２０
を堆積する． つぎにこのポリシリコンを通して９００〜９２０℃で燐
をポリシリコンが直接コンタクトしている部分に拡散し
て、ＮＰＮ｝ランジタタ用Ｎ＋型コレクタ１９および横
型ＰＮＰトランジスタ用Ｎ”型ベース１９ａを形成する
。
つぎにポリシリコンを選択エッチングすることにより、
ポリシリコンからなるゲート電極２０、ＮＰＮトランジ
スタ用コレクタ電極２０ａ、横型ＰＮＰトランジスタ用
ベース電１２０ｂ、横型ＰＮＰトランジスタ用拡散マス
ク２０ｃを同時に形成する。次いでこの残されたポリシ
リコン２０、２０ａ、２０ｂ、２０ｃをマスクとして、
ゲート酸化膜を選択エッチングして、第１図（ｂ）に示
すように領域１４、１５、１５ｂ、１６の表面を露出す
る． つぎに第１図（Ｃ）に示すように、横型ＰＮＰトランジ
１スタ領域のエビタキシャル層１４上を除いて他の露出
部分をマスク材３０で覆い、燐を加速エネルギー１００
〜１５０ｋｅＶ、注入ｊｔ（ドース）５Ｘ１０ｌ２〜５
ｘ１ ０”ｃｍ−２の条件でイオン注入して横型ＰＮＰ
トランジスタのＮ型ベース２１をエビタキシャルＭ１４
からＰ型コレクタ１５ｂの一部に重なるように形成する
．つぎにマスク材３０を除去し、第１図（Ｃ）に示すエ
ビタキシャル層１４のＮＰＮトランジスタ予定領域２２
ａを露出させて、他を別のマスク（図示せず〉で覆い、
硼素を加速エネルギー１０から３０ｋｅＶ、注入量（ド
ース）１×１０１５〜５Ｘ １ ０ ”ｃ ｍ−’の条
件でイオン注入して、この部分２２ａにＮＰＮトランジ
スタ用Ｐ型ベース２２（第１図（ｄ）参照〉を形成し、
図示していないマスクを除去する。
ポリシリコンからなるゲート電極２０、ＮＰＮトランジ
スタ用コレクタ電極２０ａ、横型ＰＮＰトランジスタ用
ベース電１２０ｂ、横型ＰＮＰトランジスタ用拡散マス
ク２０ｃを同時に形成する。次いでこの残されたポリシ
リコン２０、２０ａ、２０ｂ、２０ｃをマスクとして、
ゲート酸化膜を選択エッチングして、第１図（ｂ）に示
すように領域１４、１５、１５ｂ、１６の表面を露出す
る． つぎに第１図（Ｃ）に示すように、横型ＰＮＰトランジ
１スタ領域のエビタキシャル層１４上を除いて他の露出
部分をマスク材３０で覆い、燐を加速エネルギー１００
〜１５０ｋｅＶ、注入ｊｔ（ドース）５Ｘ１０ｌ２〜５
ｘ１ ０”ｃｍ−２の条件でイオン注入して横型ＰＮＰ
トランジスタのＮ型ベース２１をエビタキシャルＭ１４
からＰ型コレクタ１５ｂの一部に重なるように形成する
．つぎにマスク材３０を除去し、第１図（Ｃ）に示すエ
ビタキシャル層１４のＮＰＮトランジスタ予定領域２２
ａを露出させて、他を別のマスク（図示せず〉で覆い、
硼素を加速エネルギー１０から３０ｋｅＶ、注入量（ド
ース）１×１０１５〜５Ｘ １ ０ ”ｃ ｍ−’の条
件でイオン注入して、この部分２２ａにＮＰＮトランジ
スタ用Ｐ型ベース２２（第１図（ｄ）参照〉を形成し、
図示していないマスクを除去する。
つぎにＰ型ベース２２の一部およびＮ−ＭＯＳ予定領域
の表面を露出するようにマスク（図示せず）を設け、砒
素を加速エネルギー７０ｋｅＶ、注入量（ドース）３Ｘ
１０１５〜５Ｘ１０”ｃｍ−２の条件で露出部分に注入
して、第１図（（ｆ）に示すように、ＮＰＮトランジス
タ用Ｎ１型エミッタ２３、Ｎ−ＭＯＳＦＥＴ用Ｎ”型ソ
ース２３ａおよびドレイン２３ｂを形成する．図示して
いないマスクはその後除去する。
の表面を露出するようにマスク（図示せず）を設け、砒
素を加速エネルギー７０ｋｅＶ、注入量（ドース）３Ｘ
１０１５〜５Ｘ１０”ｃｍ−２の条件で露出部分に注入
して、第１図（（ｆ）に示すように、ＮＰＮトランジス
タ用Ｎ１型エミッタ２３、Ｎ−ＭＯＳＦＥＴ用Ｎ”型ソ
ース２３ａおよびドレイン２３ｂを形成する．図示して
いないマスクはその後除去する。
つぎに第１図（ｄ）に示すように、Ｐ型ベース２２の一
部、ラテラルＰＮＰトランジスタ予定領域およびＰ−Ｍ
ＯＳＦＥＴ予定領域を露出させるようにマスク材３１を
設け、硼素を加速エネルギー １ ０ 〜３ ０ ｋ
ｅ Ｖ、注入ｊｉ（ドース）、１×ＩＱ１５〜５Ｘ１０
ｌ５ｃｍ−２の条件でイオン注入して、ＮＰＮトランジ
スタ用Ｐ型ベース２２内にＰ１型ベースコンタクト領域
２４を、ＰＮＰトランジスタ予定領域においてＰ型コレ
クタ１５ｂ内に用Ｐ＋型コレクタコンタクト領域２４ａ
を、Ｎ型ベース２１内にＰ＋型エミッタ２４ｂを、゛Ｐ
一ＭＯ Ｓ Ｆ ＥＴ予定領域のＮウェル１６内にＰ＋
型ソース２４ｃおよびＰ＋型ドレイン２４ｄを同時に形
成する． つぎに第１図（ｅ）に示すように、全面に厚さ０．６
〜１μｍのＢＰＳＧ膜（ Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−
Ｓｉ Ｉｉｃａｔｅ Ｇｌａｓｓ Ｆｉｌｍ） ２ ５
を堆積して熱処理することにより、表面を平坦化し、ア
ルミニウム電極（後述）との接続部に開口を設ける． つぎにアルミニウム層を表面に形成し、不要部をエッチ
ング除去して、第１図（ｆ）に示すように、アルミニウ
ムによるＮＰＮトランジスタのエミッタ電極２６ａ、ベ
ース電［ｉ＋２６ｂ、コレクタ電Ｎ ２ ６ ｃ 、横
型ＰＮＰトランジスタのエミッタ電極２ ７ ａ、ベー
ス電極２７ｂ、コレクタ電ｆ！２７ｃ，Ｎ−ＭＯＳＦＥ
Ｔのソース電極２８ａ、ドレイン電極２８ｂ．Ｐ−ＭＯ
ＳＦＥＴのソース電Ｉ！！２ ９ ａ、ドレイン電極２
９ｂを形成して、Ｂｉ−ＣＭＯＳ集積回路の素子部が完
成する．前述のように本実施例の横型ＰＮＰトランジス
タは、他のＰウェル１５と同時に拡散されたＰ型コレク
タ１５ｂと、拡散マスクとしてのポリシリコン２０ｃを
他のマスク材３０、３１と共に用いてイオン注入により
自己整合的に形成されたＮ型ベース２１およびＰ４型エ
ミッタ２４ｂとから構成されている．Ｎ型ベース２ｌの
拡散深さとＰ＋型エミッタ２４ｂの拡散深さとの差でベ
ース幅が決まるので、ベース幅を再現性良く短縮するこ
とが可能になる．ベース幅を短縮してキャリア走行時間
を短縮することにより、横型ＰＮＰトランジスタの高速
動作が可能になった． さらにＰ型コレクタに対向するエミッターベース接合面
の広い範囲にわたって、Ｎ型拡散層の拡散深さとＰ＋型
拡散層の拡散深さとの差で決まるベース幅が一定に保た
れているため、Ｎ型ベースに対面する実効的なＰ＋型エ
ミッタのエミッタ面積が拡大されて大電流駆動が可能に
なった．なおコレクタコンタクト領域２４ａは、マスク
用のポリシリコン２０ｃをマスクとしてエミッタ２４ｂ
と同時にセルファラインで形成される．〔発明の効果〕 エミッターベース接合面の大部分にわたって、Ｎ型拡散
層の拡散深さとＰ４型拡散層の拡散深さとの差で決まる
ベース幅を一定に保つことが容易である． この横型ＰＮＰトランジスタは、キャリア走行時間を支
配するベース幅を小さくできるので、高遠動作に適する
．また実効的なエミッタ面積を大きくとることができる
ので、大電流駆動に適する． この横型ＰＮＰトランジスタを用いることにより、パイ
ボーラトラジスタの高速動作、大電流駆動とＣＭＯＳの
低消費電力との両方の長所を兼ね備えたＢ ｉ−ＣＭＯ
Ｓｊｌ積回路を実現することができた。
部、ラテラルＰＮＰトランジスタ予定領域およびＰ−Ｍ
ＯＳＦＥＴ予定領域を露出させるようにマスク材３１を
設け、硼素を加速エネルギー １ ０ 〜３ ０ ｋ
ｅ Ｖ、注入ｊｉ（ドース）、１×ＩＱ１５〜５Ｘ１０
ｌ５ｃｍ−２の条件でイオン注入して、ＮＰＮトランジ
スタ用Ｐ型ベース２２内にＰ１型ベースコンタクト領域
２４を、ＰＮＰトランジスタ予定領域においてＰ型コレ
クタ１５ｂ内に用Ｐ＋型コレクタコンタクト領域２４ａ
を、Ｎ型ベース２１内にＰ＋型エミッタ２４ｂを、゛Ｐ
一ＭＯ Ｓ Ｆ ＥＴ予定領域のＮウェル１６内にＰ＋
型ソース２４ｃおよびＰ＋型ドレイン２４ｄを同時に形
成する． つぎに第１図（ｅ）に示すように、全面に厚さ０．６
〜１μｍのＢＰＳＧ膜（ Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−
Ｓｉ Ｉｉｃａｔｅ Ｇｌａｓｓ Ｆｉｌｍ） ２ ５
を堆積して熱処理することにより、表面を平坦化し、ア
ルミニウム電極（後述）との接続部に開口を設ける． つぎにアルミニウム層を表面に形成し、不要部をエッチ
ング除去して、第１図（ｆ）に示すように、アルミニウ
ムによるＮＰＮトランジスタのエミッタ電極２６ａ、ベ
ース電［ｉ＋２６ｂ、コレクタ電Ｎ ２ ６ ｃ 、横
型ＰＮＰトランジスタのエミッタ電極２ ７ ａ、ベー
ス電極２７ｂ、コレクタ電ｆ！２７ｃ，Ｎ−ＭＯＳＦＥ
Ｔのソース電極２８ａ、ドレイン電極２８ｂ．Ｐ−ＭＯ
ＳＦＥＴのソース電Ｉ！！２ ９ ａ、ドレイン電極２
９ｂを形成して、Ｂｉ−ＣＭＯＳ集積回路の素子部が完
成する．前述のように本実施例の横型ＰＮＰトランジス
タは、他のＰウェル１５と同時に拡散されたＰ型コレク
タ１５ｂと、拡散マスクとしてのポリシリコン２０ｃを
他のマスク材３０、３１と共に用いてイオン注入により
自己整合的に形成されたＮ型ベース２１およびＰ４型エ
ミッタ２４ｂとから構成されている．Ｎ型ベース２ｌの
拡散深さとＰ＋型エミッタ２４ｂの拡散深さとの差でベ
ース幅が決まるので、ベース幅を再現性良く短縮するこ
とが可能になる．ベース幅を短縮してキャリア走行時間
を短縮することにより、横型ＰＮＰトランジスタの高速
動作が可能になった． さらにＰ型コレクタに対向するエミッターベース接合面
の広い範囲にわたって、Ｎ型拡散層の拡散深さとＰ＋型
拡散層の拡散深さとの差で決まるベース幅が一定に保た
れているため、Ｎ型ベースに対面する実効的なＰ＋型エ
ミッタのエミッタ面積が拡大されて大電流駆動が可能に
なった．なおコレクタコンタクト領域２４ａは、マスク
用のポリシリコン２０ｃをマスクとしてエミッタ２４ｂ
と同時にセルファラインで形成される．〔発明の効果〕 エミッターベース接合面の大部分にわたって、Ｎ型拡散
層の拡散深さとＰ４型拡散層の拡散深さとの差で決まる
ベース幅を一定に保つことが容易である． この横型ＰＮＰトランジスタは、キャリア走行時間を支
配するベース幅を小さくできるので、高遠動作に適する
．また実効的なエミッタ面積を大きくとることができる
ので、大電流駆動に適する． この横型ＰＮＰトランジスタを用いることにより、パイ
ボーラトラジスタの高速動作、大電流駆動とＣＭＯＳの
低消費電力との両方の長所を兼ね備えたＢ ｉ−ＣＭＯ
Ｓｊｌ積回路を実現することができた。
第１図（ａ）〜（ｆ）は本発明によるＢｉ−ＣＭＯＳ集
積回路を製造工程順に示す断面図、第２図（ａ〉〜（Ｃ
）は従来技術によるＢ ｉ −ＣＭＯＳ集積回路を製造
工程順に示す断面図である．１１・・・Ｐ型シリコン基
板、１２・・・Ｎ１型埋込層、１３・・・Ｐ型埋込層、
１４・・・Ｎ型エビタキシャル層、１５・・・Ｐウェル
、１５ａ・・・素子分離用Ｐ型層、１５ｂ・・・横型Ｐ
ＮＰトランジスタ用Ｐ型コレクタ、１６・・・Ｎウェル
、１７・・・フィールド酸化膜、ｌ８・・・ゲート酸化
膜、１９・・・Ｎ１型コレクタ、１９ａ・・・Ｎ＋型ベ
ース、２０・・・ゲート電極、２０ａ・・・ＮＰＮトラ
ンジスタ用コレクタ電極、２ｏｂ・・・横型ＰＮＰトラ
ンジスタ用ベース電極、２０ｃ・・・横型ＰＮＰトラン
ジスタ用拡散マスク、２１・・・横型ＰＮＰトランジス
タ用Ｎ型ベース、２２・・・ＮＰＮトランジスタ用Ｐ型
ベース、２２ａ・・・エビタキシャル層のＮＰＮトラン
ジスタ予定領域、２３・・・ＮＰＮトランジスタ用Ｎ＋
型エミッタ、２３ ａ ・Ｎ − Ｍ Ｏ Ｓ Ｆ Ｅ
Ｔ用Ｎ＋型ソース２３ａ、２３ｂ・・・ドレイン２３
ｂ、２４・・・ＮＰＮトランジスタ用Ｐ＋型ベース、２
４ａ・・・横型ＰＮＰトランジスタ用Ｐ４型コレクタ、
２４ｂ・・・横型ＰＮＰ トランジスタ用Ｐ＋型エミッ
タ、２４ｃ・・・Ｐ−ＭＯＳＦＥＴ用Ｐ＋型ソース、２
４ｄ・・・ドレイン、２５・・・ＢＰＳＧ膜、２６ａ・
・・ＮＰＮトランジスタ用エミッタ電極、２６ｂ・・・
ベース電極、２６ｃ・・・コレクタ電極、２７ａ・・・
横型ＰＮＰトランジスタのエミッタ電極、２７ｂ・・・
ベース電極、２７ｃ・・・コレクタ電極、２ ８ ａ−
・Ｎ − Ｍ Ｏ Ｓ Ｆ Ｅ Ｔのソース電極、２８
ｂ・・・ドレイン電極、２９ａ・・・Ｐ−ＭＯＳＦＥＴ
のソース電極、２９ｂ・・・ドレイン電極、葺 ｌ 聞 ヒー−ＮＰＷ−” １−ｕｒｒｍ ／’／Ｖ／）−１ １−／／一喝」巳Ｆ
仇Ｓ」Ｌ一一ＮＰＮｊ しｔ４ｒＥＭＬ ＰＮ／’」 ヒＮ−／’１１７．５−
”−／”ＭＯＳ−’第 ｌ 図
積回路を製造工程順に示す断面図、第２図（ａ〉〜（Ｃ
）は従来技術によるＢ ｉ −ＣＭＯＳ集積回路を製造
工程順に示す断面図である．１１・・・Ｐ型シリコン基
板、１２・・・Ｎ１型埋込層、１３・・・Ｐ型埋込層、
１４・・・Ｎ型エビタキシャル層、１５・・・Ｐウェル
、１５ａ・・・素子分離用Ｐ型層、１５ｂ・・・横型Ｐ
ＮＰトランジスタ用Ｐ型コレクタ、１６・・・Ｎウェル
、１７・・・フィールド酸化膜、ｌ８・・・ゲート酸化
膜、１９・・・Ｎ１型コレクタ、１９ａ・・・Ｎ＋型ベ
ース、２０・・・ゲート電極、２０ａ・・・ＮＰＮトラ
ンジスタ用コレクタ電極、２ｏｂ・・・横型ＰＮＰトラ
ンジスタ用ベース電極、２０ｃ・・・横型ＰＮＰトラン
ジスタ用拡散マスク、２１・・・横型ＰＮＰトランジス
タ用Ｎ型ベース、２２・・・ＮＰＮトランジスタ用Ｐ型
ベース、２２ａ・・・エビタキシャル層のＮＰＮトラン
ジスタ予定領域、２３・・・ＮＰＮトランジスタ用Ｎ＋
型エミッタ、２３ ａ ・Ｎ − Ｍ Ｏ Ｓ Ｆ Ｅ
Ｔ用Ｎ＋型ソース２３ａ、２３ｂ・・・ドレイン２３
ｂ、２４・・・ＮＰＮトランジスタ用Ｐ＋型ベース、２
４ａ・・・横型ＰＮＰトランジスタ用Ｐ４型コレクタ、
２４ｂ・・・横型ＰＮＰ トランジスタ用Ｐ＋型エミッ
タ、２４ｃ・・・Ｐ−ＭＯＳＦＥＴ用Ｐ＋型ソース、２
４ｄ・・・ドレイン、２５・・・ＢＰＳＧ膜、２６ａ・
・・ＮＰＮトランジスタ用エミッタ電極、２６ｂ・・・
ベース電極、２６ｃ・・・コレクタ電極、２７ａ・・・
横型ＰＮＰトランジスタのエミッタ電極、２７ｂ・・・
ベース電極、２７ｃ・・・コレクタ電極、２ ８ ａ−
・Ｎ − Ｍ Ｏ Ｓ Ｆ Ｅ Ｔのソース電極、２８
ｂ・・・ドレイン電極、２９ａ・・・Ｐ−ＭＯＳＦＥＴ
のソース電極、２９ｂ・・・ドレイン電極、葺 ｌ 聞 ヒー−ＮＰＷ−” １−ｕｒｒｍ ／’／Ｖ／）−１ １−／／一喝」巳Ｆ
仇Ｓ」Ｌ一一ＮＰＮｊ しｔ４ｒＥＭＬ ＰＮ／’」 ヒＮ−／’１１７．５−
”−／”ＭＯＳ−’第 ｌ 図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上に形成されたＰＮＰトランジスタ部
と、前記シリコン基板上に形成されたＮＰＮトランジス
タ部と、前記シリコン基板上に形成されたＮチャネル電
界効果トランジスタ部と、前記シリコン基板上に形成さ
れたＰチャネル電界効果トランジスタ部とを有し、 前記ＰＮＰトランジスタ部が、前記シリコン基板上に形
成された半導体層と、前記半導体層の表面に形成された
コレクタ層と、前記コレクタ層と前記半導体層とにまた
がって形成されたベース層と、前記ベース層に形成され
たエミッタ層とを含むＢｉ−ＣＭＯＳ集積回路。 ２、Ｐ型シリコン基板上に形成されたＰＮＰトランジス
タ部と、前記シリコン基板上に形成されたＮＰＮトラン
ジスタ部と、前記シリコン基板上に形成されたＮチャネ
ル電界効果トランジスタ部と、前記シリコン基板上に形
成されたＰチャネル電界効果トランジスタ部とを有し、 前記ＰＮＰトラジスタ部が、前記Ｐ型シリコン基板上に
形成された第一のＮ型半導体層と、前記第一のＮ型半導
体層の表面に形成されたＰ型コレクタ層と、前記Ｐ型コ
レクタ層と前記第一のＮ型半導体層とにまたがって形成
されたＮ型ベース層と、前記Ｎ型ベース層に形成された
Ｐ＾＋エミッタ層とを含むＢｉ−ＣＭＯＳ集積回路。 ３、前記ＮＰＮトランジスタ部が、前記シリコン基板上
に形成されたＮ＾＋型埋込層と、前記Ｎ＾＋型埋込層上
に形成された第二のＮ型半導体層と、前記第二のＮ型半
導体層の表面から前記Ｎ＾＋型埋込層に連するＮ＾＋型
コレクタ層と、前記第二のＮ型半導体層の表面に形成さ
れたＰ型ベース層と、前記Ｐ型ベース層中に形成された
Ｎ＾＋エミッタ層とを含む請求項２記載のＢｉ−ＣＭＯ
Ｓ集積回路。 ４、前記Ｎチャネル電界効果トランジスタ部が、前記Ｐ
型シリコン基板上に形成された第二のＮ型半導体層と、
前記第二のＮ型半導体層の表面に形成されたＰ型ウェル
層と、前記Ｐ型ウェル層の表面に形成されたゲート酸化
膜と、前記ゲート酸化膜上に形成されたゲート電極と、
前記Ｐ型ウェル層の表面に前記ゲート電極をはさんで形
成されたＮ＾＋型のソース層およびドレイン層とを含む
請求項２記載のＢｉ−ＣＭＯＳ集積回路。 ５、前記Ｐチャネル電界効果トランジスタ部が、前記Ｐ
型シリコン基板上に形成された第二のＮ型半導体層と、
前記第二のＮ型半導体層の表面に形成されたＮ型ウェル
層と、前記Ｎ型ウェル層の表面に形成されたゲート酸化
膜と、前記ゲート酸化膜上に形成されたゲート電極と、
前記Ｎ型ウェル層の表面に前記ゲート電極をはさんで形
成されたＰ＾＋型ソース層およびドレイン層とを含む請
求項２記載のＢｉ−ＣＭＯＳ集積回路。 ６、Ｐ型シリコン基板上に互いに分離して形成された第
一、第二および第三のＮ＾＋型埋込層ならびにＰ型埋込
層と、前記第一、第二および第三のＮ＾＋型埋込層なら
びに前記第一のＮ＾＋型埋込層の上の前記半導体層の表
面に形成されたＰ型コレクタ層と、前記Ｐ型埋込層を覆
うように前記Ｐ型シリコン基板上に形成されたＮ型の半
導体層と、前記Ｐ型コレクタ層と前記Ｎ＾＋型埋込層の
上の前記半導体層とにまたがって形成されたＮ型ベース
層と、前記Ｎ型ベース層に形成されたＰ＾＋エミッタ層
と、前記第二のＮ＾＋型埋込層上の前記半導体層の表面
から前記第二のＮ＾＋型埋込層に達するＮ＾＋型コレク
タ層と、前記第二のＮ＾＋型埋込層上の前記半導体層の
表面に形成されたＰ型ベース層と、前記Ｐ型ベース層中
に形成されたＮ＾＋エミッタ層と、前記Ｐ型埋込層上の
前記半導体層の表面に形成されたＰ型ウェル層と、前記
Ｐ型ウェル層の表面に形成された第一のゲート酸化膜と
、前記第一のゲート酸化膜上に形成された第一のゲート
電極と、前記Ｐ型ウェル層の表面に前記第一のゲート電
極をはさんで形成されたＮ＾＋型の第一のソース層およ
び第一のドレイン層と、前記第三のＮ＾＋型埋込層上の
前記半導体層の表面に形成されたＮ型ウェル層と、前記
Ｎ型ウェル層の表面に形成された第二のゲート酸化膜と
、前記第二のゲート酸化膜上に形成された第二のゲート
電極と、前記Ｎ型ウェル層の表面に前記第二のゲート電
極をはさんで形成されたＰ＾＋型の第二のソース層およ
び第二のドレイン層とを有し、 前記Ｐ型コレクタ層と前記Ｎ型ベース層と前記Ｐ＾＋エ
ミッタ層とでＰＮＰトランジスタを構成し、前記Ｎ＾＋
型コレクタ層と前記Ｐ型ベース層と前記Ｎ＾＋エミッタ
層とでＮＰＮトランジスタを構成し、 前記Ｐ型ウェル層と前記Ｎ＾＋型のソース層およびドレ
イン層とでＮチャネル電界効果トランジスタを構成し、 前記Ｎ型ウェル層と前記Ｐ＾＋型のソース層およびドレ
イン層とでＰチャネル電界効果トランジスタを構成した Ｂｉ−ＣＭＯＳ集積回路。 ７、Ｐ型シリコン基板上のＮＰＮトランジスタ形成領域
、ＰＮＰトランジスタ形成領域およびＰチャネル電界効
果トランジスタ形成領域上に第一、第二および第三のＮ
＾＋型埋込層をそれぞれ形成し、Ｎチャネル電界効果ト
ランジスタ形成領域上にＰ型埋込層を形成する工程と、 前記第一、第二および第三のＮ＾＋型埋込層ならびに前
記Ｐ型埋込層を覆うように前記Ｐ型シリコン基板の上に
Ｎ型半導体層を形成する工程と、前記第一のＮ＾＋型埋
込層上の前記半導体層と第二のＮ＾＋型埋込層上の前記
半導体層との境界に素子分離用Ｐ型層を形成し、前記第
二のＮ＾＋型埋込層上の前記半導体層にＰ型コレクタを
形成し、前記Ｐ型埋込層上の前記半導体層にＰウェル層
を形成する工程と、 前記第三のＮ＾＋型埋込層上の前記半導体層にＮウェル
層を形成する工程と、 前記第二のＮ＾＋型埋込層上の前記半導体層にＰ型コレ
クタ層を形成する工程と、 前記第二のＮ＾＋型埋込層上の前記半導体層に前記Ｐ型
コレクタとにまたがるＮ型ベース層を形成する工程と、 前記第一のＮ＾＋型埋込層上の前記半導体層の上にＰ型
ベース層を形成する工程と、 前記Ｐ型ベース層にＮ＾＋型エミッタ層を形成し、前記
Ｐウェル層にＮ＾＋型のソースおよびドレインを形成す
る工程と、 前記Ｐ型ベース層にＰ＾＋型ベース層を形成し、前記Ｐ
型コレクタ層にＰ＾＋型コレクタを形成し、前記Ｎ型ベ
ース層にＰ＾＋型エミッタ層を形成し、前記Ｎウェル層
にＰ＾＋型のソースおよびドレインを形成する工程と を含むＢｉ−ＣＭＯＳ集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242789 | 1989-04-21 | ||
| JP1-102427 | 1989-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348458A true JPH0348458A (ja) | 1991-03-01 |
| JP3097092B2 JP3097092B2 (ja) | 2000-10-10 |
Family
ID=14327161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02104969A Expired - Fee Related JP3097092B2 (ja) | 1989-04-21 | 1990-04-20 | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 |
Country Status (4)
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|---|---|
| US (1) | US5045912A (ja) |
| EP (1) | EP0396948B1 (ja) |
| JP (1) | JP3097092B2 (ja) |
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Families Citing this family (11)
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|---|---|---|---|---|
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| US5646055A (en) * | 1996-05-01 | 1997-07-08 | Motorola, Inc. | Method for making bipolar transistor |
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| US6020614A (en) * | 1998-03-25 | 2000-02-01 | Worley; Eugene Robert | Method of reducing substrate noise coupling in mixed signal integrated circuits |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
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|---|---|---|---|---|
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| US4510676A (en) * | 1983-12-06 | 1985-04-16 | International Business Machines, Corporation | Method of fabricating a lateral PNP transistor |
| US4609929A (en) * | 1984-12-21 | 1986-09-02 | North American Philips Corporation | Conductivity-enhanced combined lateral MOS/bipolar transistor |
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| JPS63219164A (ja) * | 1986-10-17 | 1988-09-12 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS6441267A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Semiconductor integrated circuit device |
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- 1990-04-23 US US07/513,463 patent/US5045912A/en not_active Expired - Fee Related
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