JPH04278576A - ＢｉＣＭＯＳ素子の製造方法 - Google Patents

ＢｉＣＭＯＳ素子の製造方法

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JPH04278576A
JPH04278576A JP3277851A JP27785191A JPH04278576A JP H04278576 A JPH04278576 A JP H04278576A JP 3277851 A JP3277851 A JP 3277851A JP 27785191 A JP27785191 A JP 27785191A JP H04278576 A JPH04278576 A JP H04278576A
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polysilicon
vpnp
emitter
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キム　ミョン　ソン
Soon-Kwon Lim
イム　シュン　クォン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にユニポーラ型のポリシリコンゲートを有する
ＣＭＯＳトランジスタと自己整合されたＮＰＮ、ＶＰＮ
Ｐトランジスタが一つのチップに共存するＢｉＣＭＯＳ
素子の製造方法に関する。
【０００２】
【従来の技術】従来のＢｉＣＭＯＳ素子の製造方法はバ
イポーラＮＰＮ及びＶＰＮＰトランジスタが拡散エミッ
タ／ベース構造に自己整合されない構造であるため、集
積度や動作速度面で自己整合されたトランジスタに比べ
て劣り、且つ、バイポーラＮＰＮ及びＰＮＰトランジス
タが横型（ｌａｔｅｒａｌ）形状に設計されている素子
は、垂直形状で構成されているＮＰＮ及びＰＮＰトラン
ジスタに比べて電流駆動能力や動作速度面で劣る。
【０００３】
【発明が解決しようとする課題】ＮＰＮ型トランジスタ
をｐ型シリコン基板上に形成する場合には、ｐ＋ベース
領域とｎ＋エミッタ領域との距離は、フォトリソグラフ
ィー工程でのフォトマスクの位置合わせの誤差によって
制限を受けるために、ｐ＋ベース領域をｎ＋エミッタ領
域に極めて近く位置させることはできないので、ベース
の内部抵抗が大きくなるとともに、寄生容量が増加して
動作速度が遅くなり、電力消費が大きくなるという欠点
を有している。
【０００４】本発明は上記問題点を改善して超高速、高
性能、高集積度のＢｉＣＭＯＳ素子を製造することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、ポリシリコン
ゲートで構成されているＣＭＯＳトランジスタとポリシ
リコンを利用したバイポーラＮＰＮ及びＶＰＮＰ（Ｖｅ
ｒｔｉｃａｌ　　ＰＮＰ）トランジスタからなるＢｉＭ
ＯＳ素子において、ｎ＋エミッタ領域とｐ＋外因性ベー
ス領域をポリシリコン側壁に形成した酸化膜側壁によっ
て自己整合させて形成したのでものである。
【０００６】
【作用】本発明は、ポリシリコンゲートで構成されてい
るＣＭＯＳトランジスタとポリシリコンを利用したバイ
ポーラＮＰＮ及びＶＰＮＰ（Ｖｅｒｔｉｃａｌ　　ＰＮ
Ｐ）トランジスタからなるＢｉＣＭＯＳ素子において、
ｎ＋エミッタ領域とｐ＋外因性ベース領域をポリシリコ
ン側壁に形成した酸化膜側壁によって自己整合させて形
成したので、フォトマスクを用いたフォトリソグラフィ
ー工程のようにアライナーの誤差を考慮してｎ＋エミッ
タ領域とｐ＋外因性ベース領域との距離を大きくする必
要はないので、ベースの内部抵抗、寄生容量を小さくし
、動作速度が速くて電力消費が小さなＢｉＣＭＯＳ素子
が得られる。
【０００７】
【課題を解決するための手段】以下に、図面を参照して
本発明を説明する。ＢｉＣＭＯＳ素子の断面を図１に示
し、図２ないし図５には、本発明のＢｉＣＭＯＳ素子の
製造工程を示す。
【０００８】図２（Ａ）に示すように、ＶＰＮＰトラン
ジスタのためのｎ＋埋め込み層を形成した後、通常のツ
インウェル、ツインボトム工程でローカル酸化法（ＬＯ
ＣＯＳ）によって酸化層を形成した後に所定の形状に酸
化層を除去した状態を示したもので、ｐ型基板１上にＶ
ＰＮＰトランジスタのコレクター領域になるｐ＋型ボト
ム層２を基板１と分離させるためにｎ＋埋没層６０を形
成した後、通常の方法でｐ＋ボトム層２とｎ＋ボトム層
３を形成し、その上に真性エピタキシャル層を成長させ
た後、ｐウェル４とｎウェル５を形成し、フィールド反
転を防止するためにチャンネルストップ領域６を形成し
、通常のＬＯＣＯＳ酸化方法で選択的酸化膜７を形成す
る。
【０００９】図２（Ｂ）に示すように、犠牲層８を４０
〜６０ｎｍ程度成長させた後、ＶＰＮＰトランジスタの
コレクターを形成するために、上記基板上にフォトレジ
スト９を塗布し、通常のフォトリソグラフィー工程でＶ
ＰＮＰトランジスタのコレクタ領域１０を形成した後、
ホウ素イオンを５×１０１４〜２×１０１５個／ｃｍ２
　程度イオン注入する。
【００１０】図２（Ｃ）に示すように、フォトレジスト
９を除去し、ＮＰＮトランジスタのコレクタを形成する
ために、基板上にフォトレジスト１１を塗布した後、通
常のフォトリソグラフィー工程でＮＰＮトランジスタの
コレクター領域１２を形成して燐イオンを５×１０１４
〜２×１０１５個／ｃｍ２　程度イオン注入する。
【００１１】図３（Ａ）に示すように、フォトレジスト
１１を除去し、高温でアニーリングして、ＮＰＮトラン
ジスタのコレクタ領域１３とＶＰＮＰトランジスタのコ
レクタ領域１４を形成した後、犠牲層８を通常の湿式エ
ッチング方法で除去して１０〜３０ｎｍ程度のゲート酸
化膜１５を成長させてポリシリコン層１６を約３０〜６
０ｎｍ程度基板上に成膜した後、ＮＰＮトランジスタの
ベース領域を形成するために、基板上にフォトレジスト
１７を塗布し、通常のフォトリソグラフィー工程でＮＰ
Ｎトランジスタのベース領域１８を形成した後、ホウ素
イオンを１×１０１４〜５×１０１４個／ｃｍ２　程度
イオン注入する。
【００１２】図３（Ｂ）に示すように、フォトレジスト
１７を除去し、ＶＰＮＰトランジスタのベースを形成す
るために、基板上にフォトレジスト１９を塗布した後、
フォトリソグラフィー工程でＶＰＮＰトランジスタのベ
ース領域２０を開いて燐イオンを１×１０１４〜７×１
０１４個／ｃｍ２　程度イオン注入する。図３（Ａ）お
よび図３（Ｂ）のそれぞれのイオン注入工程の順序はい
ずれを先に行ってもよい。
【００１３】図３（Ｃ）に示すように、フォトレジスト
１９を除去し、通常の高温アニーリングをして、ＮＰＮ
トランジスタの真性ベース領域２１とＶＰＮＰトランジ
スタの真性ベース領域２２を形成した後、基板上にフォ
トレジスト２３を塗布し、ＮＰＮトランジスタ領域２４
とＶＰＮＰトランジスタ領域２５とＣＯＭＳトランジス
タの埋没層の接合領域を通常のフォトリソグラフィー方
法でポリシリコン層１６とゲート酸化膜１５を除去する
ことによって形成する。
【００１４】図３（Ｄ）に示すように、基板上のフォト
レジスト２３を除去した後、２００〜４００ｎｍ程度の
厚さのポリシリコン層２６を成膜し、砒素イオンを６×
１０１５〜１×１０１６個／ｃｍ２　程度の濃度でイオ
ン注入する。
【００１５】図４（Ａ）に示すように、基板上に通常の
ＣＶＤ法でケイ素化タングステン（ＷＳｉ２　）膜２７
を１００〜２００ｎｍ程度成膜した後、通常のＣＶＤ法
で酸化膜２８を２００〜４００ｎｍ成膜し、フォトリソ
グラフィー法で上記酸化膜２８、ＷＳｉ２　膜２７、ポ
リシリコン層１６とゲート酸化膜１５を除去して、Ｎチ
ャンネルＭＯＳトランジスタのゲート２９、ｐチャンネ
ルＭＯＳトランジスタのゲート３０、ＮＰＮトランジス
タのエミッタ電極３１とコレクター電極３２、ＶＰＮＰ
トランジスタのベース電極３３を形成する。
【００１６】図４（Ｂ）に示すように、基板上にフォト
レジスト３４を塗布し、ｎチャンネルＭＯＳトランジス
タ領域３５を形成した後、ｎ型に低濃度ドーピングされ
たドレイン構造を形成するために、燐イオンを注入する
。
【００１７】図４（Ｃ）に示すように、フォトレジスト
３４を除去した後、ｐ型ＬＤＤの構造を形成するために
、基板上にフォトレジスト３６を塗布して、ｐ型ＭＯＳ
トランジスタ領域３７を形成した後、ホウ素イオンやＢ
Ｆ２＋イオンをイオン注入する。　　図４（Ｄ）に示す
ように、フォトレジスト３６を除去した後、ＣＶＤ法で
酸化膜を３００〜７００ｎｍ程度成膜し、反応性イオン
エッチングを利用した非等方性エッチングによって酸化
膜側壁３８を形成する。
【００１８】図５（Ａ）に示すように、基板上にｎチャ
ンネルＭＯＳトランジスタのソースとドレインを形成す
るために、フォトレジスト３９を塗布し、ｎチャンネル
ＭＯＳトランジスタ領域４０を形成した後、砒素イオン
を１×１０１５〜９×１０１５個／ｃｍ２　程度イオン
注入する。
【００１９】図５（Ｂ）に示すように、フォトレジスト
３９を除去し、ｐチャンネルＭＯＳトランジスタのソー
ス、ドレインと、ＶＰＮＰトランジスタのエミッタ、コ
レクタ、そしてＮＰＮトランジスタの外因性（Ｅｘｔｒ
ｉｎｓｉｃ）ベースを形成するために、基板上にフォト
レジスト４１を塗布した後、ｐチャンネルＭＯＳトラン
ジスタのソース−ドレイン領域４２、ＶＰＮＰトランジ
スタのエミッタ領域４３とコレクタ領域４４、ＮＰＮト
ランジスタの外因性のベース領域４５を形成する。
【００２０】図５（Ｃ）に示すように、ＢＦ２＋イオン
を１×１０１５〜５×１０１５個／ｃｍ２　程度イオン
注入した後、フォトレジスト４１を除去し、通常のＣＶ
Ｄ法で酸化膜４６を２００〜７００ｎｍ程度基板上に成
膜した後、通常の高温アニーリングをして、ｎチャンネ
ルＭＯＳトランジスタのソース−ドレイン領域４７、ｐ
チャンネルＭＯＳトランジスタのソース−ドレイン領域
４８、ＶＰＮＰトランジスタのエミッタ領域４９とベー
ス領域５０、ＮＰＮトランジスタのエミッタ領域５１と
ベース領域５２を形成するようになるが、このとき、Ｎ
ＰＮトランジスタのエミッタ領域５１は高濃度に砒素ド
ーピングされたポリシリコン層１６から砒素イオンが拡
散されることにより形成され、ＶＰＮＰトランジスタの
ベース領域５０も同様の方法で形成される。この工程で
ポリシリコン層２６上のＷＳｉ２　膜２７は省略しても
よい。次いで、通常のコンタクト形成工程と金属被膜形
成工程を経て図５（Ｄ）のようにして製造工程が完了す
る。
【００２１】
【発明の効果】本発明は、ポリシリコンゲートで構成さ
れているＣＭＯＳトランジスタとポリシリコンを利用し
たバイポーラＮＰＮ及びＶＰＮＰ（Ｖｅｒｔｉｃａｌ　
　ＰＮＰ）トランジスタからなるＢｉＭＯＳ素子におい
て、ｎ＋エミッタ領域とｐ＋外因性ベース領域をポリシ
リコン側壁に形成した酸化膜側壁によって自己整合させ
て形成したので、フォトマスクを用いたフォトリソグラ
フィー工程のようにアライナーの誤差を考慮してｎ＋エ
ミッタ領域とｐ＋外因性ベース領域との距離を大きくす
る必要はないので、ベースの内部抵抗、寄生容量を小さ
くし、動作速度が速くて電力消費が小さなＢｉＣＭＯＳ
素子が得られる。
【図面の簡単な説明】
【図１】本発明のＢｉＣＭＯＳ素子の断面図である。
【図２】本発明のＢｉＣＭＯＳ素子の工程を示す断面図
である。
【図３】本発明のＢｉＣＭＯＳ素子の工程を示す断面図
である。
【図４】本発明のＢｉＣＭＯＳ素子の工程を示す断面図
である。
【図５】本発明のＢｉＣＭＯＳ素子の工程を示す断面図
である。
【符号の説明】

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基板上にＮＰＮ型およびＶＰＮ
    Ｐ型のバイポーラトランジスタとＣＭＯＳトランジスタ
    とを設けたＢｉＣＭＯＳ素子の製造方法において、ＮＰ
    Ｎトランジスタのｎ＋エミッタ領域の拡散源であるポリ
    シリコンとエミッタの側壁に形成した酸化膜側壁によっ
    てｐ＋ベース領域が自己整合され、またＶＰＮＰトラン
    ジスタのｐ＋エミッタ領域もｎ＋ベース領域の拡散源で
    あるポリシリコンとベースの側壁に形成した酸化膜側壁
    によって自己整合される工程を有することを特徴とする
    ＢｉＣＭＯＳ素子の製造方法。
  2. 【請求項２】　　ＭＯＳトランジスタのゲートポリシリ
    コンがＮＰＮトランジスタのエミッタ電極とＶＰＮＰト
    ランジスタのベース電極を形成することを特徴とする請
    求項１記載のＢｉＣＭＯＳ素子の製造方法。
  3. 【請求項３】　　ＮＰＮトランジスタのエミッタ領域と
    ＶＰＮＰトランジスタのベース領域は、ゲートポリシリ
    コンから砒素イオンが拡散されることにより形成される
    ことを特徴とする請求項２記載のＢｉＣＭＯＳ素子の製
    造方法。
JP3277851A 1991-02-25 1991-10-24 ＢｉＣＭＯＳ素子の製造方法 Pending JPH04278576A (ja)

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