JP2776350B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2776350B2 JP2776350B2 JP7328643A JP32864395A JP2776350B2 JP 2776350 B2 JP2776350 B2 JP 2776350B2 JP 7328643 A JP7328643 A JP 7328643A JP 32864395 A JP32864395 A JP 32864395A JP 2776350 B2 JP2776350 B2 JP 2776350B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- region
- bipolar
- type
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の製造方法に関し、特にＣＭＯＳトランジスタとバイポ
ーラトランジスタとを同一基板上に形成するＢｉＣＭＯ
Ｓデバイスの製造方法に関する。
の製造方法に関し、特にＣＭＯＳトランジスタとバイポ
ーラトランジスタとを同一基板上に形成するＢｉＣＭＯ
Ｓデバイスの製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の製造技術の進歩に伴っ
て、デジタル回路とアナログ回路を同一のチップに形成
する要求が高まってきている。このような集積回路とし
ては、ロジック回路を高密度に形成しやすいＣＭＯＳト
ランジスタと、微小なアナログ信号を高速かつリニアに
処理できるバイポーラトランジスタを含むＢｉＣＭＯＳ
デバイスが魅力的である。しかし、ＢｉＣＭＯＳデバイ
スは、ＭＯＳ部とバイポーラ部との構造的な違いによ
り、プロセスが極めて複雑となり、さらにはプロセス上
の制約により、特にバイポーラトランジスタの特性を十
分に発揮しにくい問題を有している。このような問題を
解決するには、ＣＭＯＳ部に何等影響を与えることなく
バイポーラのベース、エミッタ領域を浅く形成すること
が重要である。
て、デジタル回路とアナログ回路を同一のチップに形成
する要求が高まってきている。このような集積回路とし
ては、ロジック回路を高密度に形成しやすいＣＭＯＳト
ランジスタと、微小なアナログ信号を高速かつリニアに
処理できるバイポーラトランジスタを含むＢｉＣＭＯＳ
デバイスが魅力的である。しかし、ＢｉＣＭＯＳデバイ
スは、ＭＯＳ部とバイポーラ部との構造的な違いによ
り、プロセスが極めて複雑となり、さらにはプロセス上
の制約により、特にバイポーラトランジスタの特性を十
分に発揮しにくい問題を有している。このような問題を
解決するには、ＣＭＯＳ部に何等影響を与えることなく
バイポーラのベース、エミッタ領域を浅く形成すること
が重要である。
【０００３】この観点から装置の高速化と低電力化を図
った例が特公平６−７１０６６号公報に記載されてい
る。この技術は以下の工程から構成されている。まず、
ＣＭＯＳ部のドレイン、ソース領域およびゲート電極の
形成を行った後、全面に層間絶縁膜を積層し、バイポー
ラ部の該層間絶縁層を除去する。次に、バイポーラ部に
ベース、コレクタ領域を形成した後、表面絶縁膜に電極
窓を開口し、全面に多結晶シリコン層を積層した後、イ
オン注入法、あるいはＰＳＧ膜からの固相拡散法などに
よりエミッタ領域を形成する。次に、ＣＭＯＳ領域の多
結晶シリコン層を除去し、層間絶縁膜にテーパーエッチ
ング法によりＣＭＯＳ部の電極窓を形成する。ここで、
図５，図６に基づいてこの製造方法を説明する。
った例が特公平６−７１０６６号公報に記載されてい
る。この技術は以下の工程から構成されている。まず、
ＣＭＯＳ部のドレイン、ソース領域およびゲート電極の
形成を行った後、全面に層間絶縁膜を積層し、バイポー
ラ部の該層間絶縁層を除去する。次に、バイポーラ部に
ベース、コレクタ領域を形成した後、表面絶縁膜に電極
窓を開口し、全面に多結晶シリコン層を積層した後、イ
オン注入法、あるいはＰＳＧ膜からの固相拡散法などに
よりエミッタ領域を形成する。次に、ＣＭＯＳ領域の多
結晶シリコン層を除去し、層間絶縁膜にテーパーエッチ
ング法によりＣＭＯＳ部の電極窓を形成する。ここで、
図５，図６に基づいてこの製造方法を説明する。
【０００４】図５（ａ）に示すように、Ｐ型シリコン基
板１にマスクを用い、選択的にＰチャネル型ＭＯＳとバ
イポーラトランジスタ部にＮ＋型埋め込み層２を形成す
る。同様に、Ｎ型チャネル型ＭＯＳとバイポーラトラン
ジスタ部の周囲にＰ＋型埋め込み層３を形成する。この
Ｐ＋型埋め込み層３はバイポーラトランジスタと他の素
子との絶縁分離の役目をする。次に、シリコン基板１に
Ｎ型単結晶シリコン層４を成長させる。この成長では基
板温度が１０００℃以上に加熱されるのでＮ＋型埋め込
み層２とＰ＋型埋め込み層３はＮ型単結晶シリコン層４
にまで拡散される。次に、イオン注入によりＮＭＯＳ領
域およびバイポーラトランジスタの周囲領域にＰ型ウエ
ル５、ＰＭＯＳ領域にはＮ型ウエル６を形成する。そし
て、選択酸化であるＬＯＣＯＳ法で素子分離酸化膜７を
３００〜４００ｎｍの厚さに形成する。図５（ｂ）に示
すように、基板全面にゲート酸化膜８とＮ型多結晶シリ
コン９を成長する。そして、ＭＯＳ部のゲート電極とな
る領域を除き、Ｎ型多結晶シリコン９をドライエッチン
グで除去する。図５（ｃ）に示すように、Ｐ型ＭＯＳの
ソース、ドレイン領域および、バイポーラトランジスタ
の外部ベース領域のみを開口するレジスト１０をマスク
として、ボロンのイオン注入を行う。図５（ｄ）に示す
ように、Ｎ型ＭＯＳのソース、ドレイン領域およびバイ
ポーラトランジスタのコレクタ領域を開口するレジスト
１１をマスクとして、砒素のイオン注入を行う。図６
（ａ）に示すように、ゲート電極およびソース、ドレイ
ン、バイポーラトランジスタ上に酸化膜１２を成長さ
せ、その上にＰＳＧ膜１３を積層する。バイポーラトラ
ンジスタの領域のＰＳＧ膜を選択的にエッチング除去す
る。次に、９５０℃以下の酸素ガス中の加熱でＰＳＧ膜
のメルトを行う。これにより、外部ベース領域１４、コ
レクタ領域１５、ＮＭＯＳのソース、ドレイン領域１
６、ＰＭＯＳのソース、ドレイン領域１７を電気的に活
性化させる。次に、図６（ｂ）に示すように、ベース領
域のみ開口するレジストをマスクとしてボロンのイオン
注入を行い、真性ベース層１８を形成する。その後、バ
イポーラトランジスタ部分にエミッタコンタクト１９を
開口する。次に、図６（ｃ）に示すように、全面に多結
晶シリコン２０を約５０ｎｍ積層し、コレクタ、エミッ
タ領域のみ開口するレジストをマスクとして砒素のイオ
ン注入を行う。このとき、エミッタ領域の拡散量を正確
に制御しつつ、砒素を導入する。バイポーラ部の多結晶
シリコン２０の配線パターニングを行う。ＭＯＳ側の多
結晶シリコン層をエッチング除去し、ソース、ドレイン
領域のコンタクト２１をＰＳＧ膜のテーパーエッチング
法により開口する。以降のアルミ配線工程などは説明を
省略する。
板１にマスクを用い、選択的にＰチャネル型ＭＯＳとバ
イポーラトランジスタ部にＮ＋型埋め込み層２を形成す
る。同様に、Ｎ型チャネル型ＭＯＳとバイポーラトラン
ジスタ部の周囲にＰ＋型埋め込み層３を形成する。この
Ｐ＋型埋め込み層３はバイポーラトランジスタと他の素
子との絶縁分離の役目をする。次に、シリコン基板１に
Ｎ型単結晶シリコン層４を成長させる。この成長では基
板温度が１０００℃以上に加熱されるのでＮ＋型埋め込
み層２とＰ＋型埋め込み層３はＮ型単結晶シリコン層４
にまで拡散される。次に、イオン注入によりＮＭＯＳ領
域およびバイポーラトランジスタの周囲領域にＰ型ウエ
ル５、ＰＭＯＳ領域にはＮ型ウエル６を形成する。そし
て、選択酸化であるＬＯＣＯＳ法で素子分離酸化膜７を
３００〜４００ｎｍの厚さに形成する。図５（ｂ）に示
すように、基板全面にゲート酸化膜８とＮ型多結晶シリ
コン９を成長する。そして、ＭＯＳ部のゲート電極とな
る領域を除き、Ｎ型多結晶シリコン９をドライエッチン
グで除去する。図５（ｃ）に示すように、Ｐ型ＭＯＳの
ソース、ドレイン領域および、バイポーラトランジスタ
の外部ベース領域のみを開口するレジスト１０をマスク
として、ボロンのイオン注入を行う。図５（ｄ）に示す
ように、Ｎ型ＭＯＳのソース、ドレイン領域およびバイ
ポーラトランジスタのコレクタ領域を開口するレジスト
１１をマスクとして、砒素のイオン注入を行う。図６
（ａ）に示すように、ゲート電極およびソース、ドレイ
ン、バイポーラトランジスタ上に酸化膜１２を成長さ
せ、その上にＰＳＧ膜１３を積層する。バイポーラトラ
ンジスタの領域のＰＳＧ膜を選択的にエッチング除去す
る。次に、９５０℃以下の酸素ガス中の加熱でＰＳＧ膜
のメルトを行う。これにより、外部ベース領域１４、コ
レクタ領域１５、ＮＭＯＳのソース、ドレイン領域１
６、ＰＭＯＳのソース、ドレイン領域１７を電気的に活
性化させる。次に、図６（ｂ）に示すように、ベース領
域のみ開口するレジストをマスクとしてボロンのイオン
注入を行い、真性ベース層１８を形成する。その後、バ
イポーラトランジスタ部分にエミッタコンタクト１９を
開口する。次に、図６（ｃ）に示すように、全面に多結
晶シリコン２０を約５０ｎｍ積層し、コレクタ、エミッ
タ領域のみ開口するレジストをマスクとして砒素のイオ
ン注入を行う。このとき、エミッタ領域の拡散量を正確
に制御しつつ、砒素を導入する。バイポーラ部の多結晶
シリコン２０の配線パターニングを行う。ＭＯＳ側の多
結晶シリコン層をエッチング除去し、ソース、ドレイン
領域のコンタクト２１をＰＳＧ膜のテーパーエッチング
法により開口する。以降のアルミ配線工程などは説明を
省略する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ＭＯＳ部のソース、ドレインへ
のイオン注入工程とバイポーラ部の外部ベース領域やコ
レクタ領域の形成が同一のマスクで行われているため、
ＭＯＳとバイポーラを完全に独立して形成することがで
きない。このため、各々のデバイス特性を最良に保つこ
とが困難となる。また、バイポーラ部のエミッタ押し込
みの熱処理がＣＭＯＳ部にも加わるため、ＣＭＯＳのゲ
ート長の縮小とともに短チャネル効果が起こりやすくな
る欠点を有する。この問題は、ＣＭＯＳのゲート長の微
細化が進み、サブクオーターミクロンのゲート長を有す
るＭＯＳトランジスタを形成する場合により一層深刻と
なる。このため、Ｎチャネル型ＭＯＳおよびＰチャネル
型ＭＯＳともに表面チャネル型のトランジスタとする必
要がある。しかしながら、次に示すように、従来の製造
方法では実現できない問題がある。この表面チャネル型
トランジスタの形成に関しては、浅い不純物プロファイ
ルを有するソース、ドレイン領域の形成と、ゲート電極
の空乏化を防ぐことがトレードオフの関係となる。これ
は拡散係数の大きいボロンを不純物として用いるＰチャ
ネル型ＭＯＳトランジスタにおいて特に顕著となる。こ
の問題を回避するために、ボロンに変えて例えばＢＦ2
などの分子イオンを使用することが広く行われている
が、注入後の熱処理過程において、フッ素原子の存在に
よりボロン原子がゲート酸化膜を突き抜けてチャネル領
域へ増速拡散しやすくなる。これにより、トランジスタ
のしきい値の変動を招いてしまう。したがって、表面チ
ャネル型のＣＭＯＳとバイポーラトランジスタを有する
ＢｉＣＭＯＳを製造するにはＰチャネル型ＭＯＳの形成
に多くの熱処理を加えることができない。
た従来の製造方法では、ＭＯＳ部のソース、ドレインへ
のイオン注入工程とバイポーラ部の外部ベース領域やコ
レクタ領域の形成が同一のマスクで行われているため、
ＭＯＳとバイポーラを完全に独立して形成することがで
きない。このため、各々のデバイス特性を最良に保つこ
とが困難となる。また、バイポーラ部のエミッタ押し込
みの熱処理がＣＭＯＳ部にも加わるため、ＣＭＯＳのゲ
ート長の縮小とともに短チャネル効果が起こりやすくな
る欠点を有する。この問題は、ＣＭＯＳのゲート長の微
細化が進み、サブクオーターミクロンのゲート長を有す
るＭＯＳトランジスタを形成する場合により一層深刻と
なる。このため、Ｎチャネル型ＭＯＳおよびＰチャネル
型ＭＯＳともに表面チャネル型のトランジスタとする必
要がある。しかしながら、次に示すように、従来の製造
方法では実現できない問題がある。この表面チャネル型
トランジスタの形成に関しては、浅い不純物プロファイ
ルを有するソース、ドレイン領域の形成と、ゲート電極
の空乏化を防ぐことがトレードオフの関係となる。これ
は拡散係数の大きいボロンを不純物として用いるＰチャ
ネル型ＭＯＳトランジスタにおいて特に顕著となる。こ
の問題を回避するために、ボロンに変えて例えばＢＦ2
などの分子イオンを使用することが広く行われている
が、注入後の熱処理過程において、フッ素原子の存在に
よりボロン原子がゲート酸化膜を突き抜けてチャネル領
域へ増速拡散しやすくなる。これにより、トランジスタ
のしきい値の変動を招いてしまう。したがって、表面チ
ャネル型のＣＭＯＳとバイポーラトランジスタを有する
ＢｉＣＭＯＳを製造するにはＰチャネル型ＭＯＳの形成
に多くの熱処理を加えることができない。
【０００６】本発明の目的は、ＭＯＳトランジスタとバ
イポーラトランジスタを完全に独立して形成する、半導
体集積回路装置の製造方法を提供することにある。
イポーラトランジスタを完全に独立して形成する、半導
体集積回路装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法は、ＭＯＳ部のゲート電極の形成を行っ
た後、基板全面に層間絶縁膜を積層する工程と、層間絶
縁膜のうちＭＯＳ部を除去し基板表面を露出することな
く、ＭＯＳ部のソース、ドレイン領域に不純物を注入す
る工程と、層間絶縁膜のうちバイポーラ部を除去した
後、該バイポーラ部のベース領域に不純物を導入する工
程と、前記バイポーラ部の表面絶縁膜にコンタクト領域
を形成した後、全面に多結晶シリコンを積層し、エミッ
タ領域を形成する工程と、ＭＯＳ部の前記多結晶シリコ
ン層を除去する工程とを含む。
装置の製造方法は、ＭＯＳ部のゲート電極の形成を行っ
た後、基板全面に層間絶縁膜を積層する工程と、層間絶
縁膜のうちＭＯＳ部を除去し基板表面を露出することな
く、ＭＯＳ部のソース、ドレイン領域に不純物を注入す
る工程と、層間絶縁膜のうちバイポーラ部を除去した
後、該バイポーラ部のベース領域に不純物を導入する工
程と、前記バイポーラ部の表面絶縁膜にコンタクト領域
を形成した後、全面に多結晶シリコンを積層し、エミッ
タ領域を形成する工程と、ＭＯＳ部の前記多結晶シリコ
ン層を除去する工程とを含む。
【０００８】本発明は、ゲート電極を形成した後に層間
絶縁膜のＭＯＳ部分を除去することなく、ソース・ドレ
イン領域に不純物を注入し、かつこの不純物注入を少な
くともＰチャネルＭＯＳトランジスタに関してはバイポ
ーラトランジスタのベース・エミッタ形成より後にする
ようにしたものである。これにより、性能のよいバイポ
ーラトランジスタとＭＯＳトランジスタを形成できる。
絶縁膜のＭＯＳ部分を除去することなく、ソース・ドレ
イン領域に不純物を注入し、かつこの不純物注入を少な
くともＰチャネルＭＯＳトランジスタに関してはバイポ
ーラトランジスタのベース・エミッタ形成より後にする
ようにしたものである。これにより、性能のよいバイポ
ーラトランジスタとＭＯＳトランジスタを形成できる。
【０００９】本発明の実施態様によれば、層間絶縁膜越
しにＭＯＳ部のソース、ドレイン領域に不純物を注入す
る工程は、ＭＯＳトランジスタの導電型によらず、バイ
ポーラトランジスタのベース、エミッタ領域を形成した
後に行う。
しにＭＯＳ部のソース、ドレイン領域に不純物を注入す
る工程は、ＭＯＳトランジスタの導電型によらず、バイ
ポーラトランジスタのベース、エミッタ領域を形成した
後に行う。
【００１０】本発明の他の実施態様によれば、バイポー
ラトランジスタのベース、エミッタ領域を形成する工程
は、Ｎチャネル型ＭＯＳのソース、ドレイン領域に不純
物を注入する工程と、Ｐチャネル型ＭＯＳのソース、ド
レイン領域に不純物を注入する工程との間に行う。
ラトランジスタのベース、エミッタ領域を形成する工程
は、Ｎチャネル型ＭＯＳのソース、ドレイン領域に不純
物を注入する工程と、Ｐチャネル型ＭＯＳのソース、ド
レイン領域に不純物を注入する工程との間に行う。
【００１１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１および図２は本発明の第
１の実施形態を説明するための製造工程順の断面図であ
る。
図面を参照して説明する。図１および図２は本発明の第
１の実施形態を説明するための製造工程順の断面図であ
る。
【００１２】本実施形態では、ＭＯＳトランジスタのゲ
ート電極とソースおよびドレイン領域にイオン注入で同
時に不純物を導入するため、Ｎチャネル型ＭＯＳトラン
ジスタのゲート電極はＮ型となり、Ｐチャネル型ＭＯＳ
トランジスタのゲート電極はＰ型となる。これにより、
Ｎチャネル型、Ｐチャネル型ともに、ＭＯＳトランジス
タは表面チャネル型のトランジスタとなる。
ート電極とソースおよびドレイン領域にイオン注入で同
時に不純物を導入するため、Ｎチャネル型ＭＯＳトラン
ジスタのゲート電極はＮ型となり、Ｐチャネル型ＭＯＳ
トランジスタのゲート電極はＰ型となる。これにより、
Ｎチャネル型、Ｐチャネル型ともに、ＭＯＳトランジス
タは表面チャネル型のトランジスタとなる。
【００１３】図１（ａ）に示すように、Ｐ型シリコン基
板１にマスクを用い、Ｐチャネル型ＭＯＳとバイポーラ
トランジスタ部に選択的にＮ＋型埋め込み層２を形成す
る。同様に、Ｎチャネル型ＭＯＳとバイポーラトランジ
スタ部の周囲にＰ＋型埋め込み層３を形成する。このＰ
＋型埋め込み層３はバイポーラトランジスタと他の素子
との絶縁分離の役目をする。次に、シリコン基板１にＮ
型単結晶シリコン層４を成長させる。この成長では基板
温度が１０００℃以上に加熱されるのでＮ＋型埋め込み
層２とＰ＋型埋め込み層３はＮ型単結晶シリコン層４に
まで拡散される。次に、イオン注入により、ＮＭＯＳ領
域およびバイポーラトランジスタの周囲領域にＰ型ウエ
ル５、ＰＭＯＳ領域にはＮ型ウエル６を形成する。そし
て、選択酸化であるＬＯＣＯＳ法で素子分離酸化膜７を
３００〜４００ｎｍの厚さに形成する。基板全面にゲー
ト酸化膜８と不純物をドープしていない多結晶シリコン
９１を成長する。ゲート酸化膜８の膜厚は５から１５ｎ
ｍ、多結晶シリコン９１の膜厚は１５０から２００ｎｍ
とする。そして、ＭＯＳ部のゲート電極となる領域を除
き、多結晶シリコン９１をドライエッチングで除去する
ことにより、ゲート電極のパターニングを行う。
板１にマスクを用い、Ｐチャネル型ＭＯＳとバイポーラ
トランジスタ部に選択的にＮ＋型埋め込み層２を形成す
る。同様に、Ｎチャネル型ＭＯＳとバイポーラトランジ
スタ部の周囲にＰ＋型埋め込み層３を形成する。このＰ
＋型埋め込み層３はバイポーラトランジスタと他の素子
との絶縁分離の役目をする。次に、シリコン基板１にＮ
型単結晶シリコン層４を成長させる。この成長では基板
温度が１０００℃以上に加熱されるのでＮ＋型埋め込み
層２とＰ＋型埋め込み層３はＮ型単結晶シリコン層４に
まで拡散される。次に、イオン注入により、ＮＭＯＳ領
域およびバイポーラトランジスタの周囲領域にＰ型ウエ
ル５、ＰＭＯＳ領域にはＮ型ウエル６を形成する。そし
て、選択酸化であるＬＯＣＯＳ法で素子分離酸化膜７を
３００〜４００ｎｍの厚さに形成する。基板全面にゲー
ト酸化膜８と不純物をドープしていない多結晶シリコン
９１を成長する。ゲート酸化膜８の膜厚は５から１５ｎ
ｍ、多結晶シリコン９１の膜厚は１５０から２００ｎｍ
とする。そして、ＭＯＳ部のゲート電極となる領域を除
き、多結晶シリコン９１をドライエッチングで除去する
ことにより、ゲート電極のパターニングを行う。
【００１４】図１（ｂ）に示すように、サイドウオール
酸化膜３１を厚さが４０から６０ｎｍとなるように形成
した後、全面に例えば酸化膜からなる層間絶縁膜である
第１の層間膜２２を厚さ１０から３０ｎｍに積層する。
酸化膜３１を厚さが４０から６０ｎｍとなるように形成
した後、全面に例えば酸化膜からなる層間絶縁膜である
第１の層間膜２２を厚さ１０から３０ｎｍに積層する。
【００１５】図１（ｃ）に示すように、ｎＭＯＳ部のソ
ース、ドレイン領域およびゲート電極へ砒素の不純物を
イオン注入により導入する。注入エネルギーの値は、砒
素が第１の層間膜２２を通過してかつシリコン基板中へ
所定の深さに注入されるように、層間膜の厚さに応じて
３０ｋｅＶから８０ｋｅＶの間で設定する。なお、この
エネルギー値では砒素がゲート電極のポリシリコンを突
き抜けることはない。
ース、ドレイン領域およびゲート電極へ砒素の不純物を
イオン注入により導入する。注入エネルギーの値は、砒
素が第１の層間膜２２を通過してかつシリコン基板中へ
所定の深さに注入されるように、層間膜の厚さに応じて
３０ｋｅＶから８０ｋｅＶの間で設定する。なお、この
エネルギー値では砒素がゲート電極のポリシリコンを突
き抜けることはない。
【００１６】図１（ｄ）に示すように、窒素雰囲気中で
８５０度から９００度の温度で、５分から１５分間、熱
処理を行う。これにより、Ｎ型ＭＯＳのソースドレイン
領域中の不純物を電気的に活性化させて、ＮＭＯＳトラ
ンジスタを形成する。次に、層間絶縁膜である第２の層
間膜２４を厚さ１０から３０ｎｍで形成する。
８５０度から９００度の温度で、５分から１５分間、熱
処理を行う。これにより、Ｎ型ＭＯＳのソースドレイン
領域中の不純物を電気的に活性化させて、ＮＭＯＳトラ
ンジスタを形成する。次に、層間絶縁膜である第２の層
間膜２４を厚さ１０から３０ｎｍで形成する。
【００１７】図２（ａ）に示すように、バイポーラ部の
層間絶縁膜を除去した後、バイポーラのベース電極とな
る多結晶シリコン２５と窒化膜などの絶縁膜２６を全面
に積層する。多結晶シリコン２５にはボロンをあらかじ
めイオン注入しておく。そして、コンタクト領域である
エミッタコンタクト１９を開口する。次に、該バイポー
ラ部のベース領域に真性ベース層となるボロン不純物を
例えばイオン注入で導入する。なお、本実施形態では、
バイポーラは２層ポリシリコンセルフアライン型バイポ
ーラトランジスタである。この構造は寄生抵抗、寄生容
量を少なくできるため、高速動作を要するバイポーラト
ランジスタに適している。
層間絶縁膜を除去した後、バイポーラのベース電極とな
る多結晶シリコン２５と窒化膜などの絶縁膜２６を全面
に積層する。多結晶シリコン２５にはボロンをあらかじ
めイオン注入しておく。そして、コンタクト領域である
エミッタコンタクト１９を開口する。次に、該バイポー
ラ部のベース領域に真性ベース層となるボロン不純物を
例えばイオン注入で導入する。なお、本実施形態では、
バイポーラは２層ポリシリコンセルフアライン型バイポ
ーラトランジスタである。この構造は寄生抵抗、寄生容
量を少なくできるため、高速動作を要するバイポーラト
ランジスタに適している。
【００１８】図２（ｂ）に示すように、エミッタコンタ
クト１９内にサイドウオール絶縁膜２７を形成した後、
エミッタ電極となる多結晶シリコン２８を全面に積層す
る。このエミッタ電極には砒素もしくはリンの不純物を
あらかじめ添加しておく。そして、ドライエッチングに
より、エミッタ電極をパターニングした後、同様に絶縁
膜２６と多結晶シリコン２５をパターニングする。これ
によって、ＭＯＳ部の前記多結晶シリコン層が除去され
る。
クト１９内にサイドウオール絶縁膜２７を形成した後、
エミッタ電極となる多結晶シリコン２８を全面に積層す
る。このエミッタ電極には砒素もしくはリンの不純物を
あらかじめ添加しておく。そして、ドライエッチングに
より、エミッタ電極をパターニングした後、同様に絶縁
膜２６と多結晶シリコン２５をパターニングする。これ
によって、ＭＯＳ部の前記多結晶シリコン層が除去され
る。
【００１９】図２（ｃ）に示すように、Ｐチャネル型Ｍ
ＯＳ部のソース、ドレイン領域およびゲート電極へＢＦ
2 をイオン注入により導入する。注入エネルギーの値
は、ボロンが第１および第２の層間膜を通過してかつシ
リコン基板中へ所定の深さに注入されるように、層間膜
の厚さに応じて４０ｋｅＶから９０ｋｅＶに設定する。
ＯＳ部のソース、ドレイン領域およびゲート電極へＢＦ
2 をイオン注入により導入する。注入エネルギーの値
は、ボロンが第１および第２の層間膜を通過してかつシ
リコン基板中へ所定の深さに注入されるように、層間膜
の厚さに応じて４０ｋｅＶから９０ｋｅＶに設定する。
【００２０】なお、図１（ｄ）で示された。第２の層間
膜２４の形成（酸化膜１０〜２０ｎｍ）はこの段階で行
い、その後イオン注入してもよい。そして、窒素雰囲気
で８００度から８５０度の温度で、１０から２０分ほ
ど、熱処理を加える。これにより、バイポーラトランジ
スタのエミッタ押し込みが行われる。
膜２４の形成（酸化膜１０〜２０ｎｍ）はこの段階で行
い、その後イオン注入してもよい。そして、窒素雰囲気
で８００度から８５０度の温度で、１０から２０分ほ
ど、熱処理を加える。これにより、バイポーラトランジ
スタのエミッタ押し込みが行われる。
【００２１】図２（ｄ）に示すように、Ｐチャネル型Ｍ
ＯＳのソース、ドレイン領域の不純物を活性化するた
め、ランプアニールで急速加熱を行う。第１および第２
の層間膜をエッチングにより除去して拡散層とゲート電
極上部を露出させた後、シリサイド化する。これによ
り、寄生抵抗の削減ができる。以降のアルミ配線工程な
どは説明を省略する。
ＯＳのソース、ドレイン領域の不純物を活性化するた
め、ランプアニールで急速加熱を行う。第１および第２
の層間膜をエッチングにより除去して拡散層とゲート電
極上部を露出させた後、シリサイド化する。これによ
り、寄生抵抗の削減ができる。以降のアルミ配線工程な
どは説明を省略する。
【００２２】図３および図４は本発明の第２の実施形態
を説明するための製造の工程順の断面図である。本実施
態様では、Ｎチャネル型、Ｐチャネル型ともにゲート電
極がＮ型の場合である。これにより、Ｎチャネル型ＭＯ
Ｓトランジスタが表面チャネル型、Ｐチャネル型は埋め
込みチャネル型のトランジスタとなる。
を説明するための製造の工程順の断面図である。本実施
態様では、Ｎチャネル型、Ｐチャネル型ともにゲート電
極がＮ型の場合である。これにより、Ｎチャネル型ＭＯ
Ｓトランジスタが表面チャネル型、Ｐチャネル型は埋め
込みチャネル型のトランジスタとなる。
【００２３】図３（ａ）に示すように、Ｐ型シリコン基
板１にマスクを用い、選択的にＰチャネル型ＭＯＳとバ
イポーラトランジスタ部にＮ＋型埋め込み層２を形成す
る。同様に、Ｎチャネル型ＭＯＳとバイポーラトランジ
スタ部の周囲にＰ＋型埋め込み層３を形成する。このＰ
＋型埋め込み層３はバイポーラトランジスタと他の素子
との絶縁分離の役目をする。次に、シリコン基板１にＮ
型単結晶シリコン層４を成長させる。この成長では基板
温度が１０００℃以上に加熱されるのでＮ＋型埋め込み
層２とＰ＋型埋め込み層３はＮ型単結晶シリコン層４に
まで拡散される。次に、イオン注入により、ＮＭＯＳ領
域およびバイポーラトランジスタの周囲領域にＰ型ウエ
ル５、ＰＭＯＳ領域にはＮ型ウエル６を形成する。そし
て、選択酸化であるＬＯＣＯＳ法で素子分離酸化膜７を
３００〜４００ｎｍの厚さに形成する。基板全面にゲー
ト酸化膜８とリンをドープしたＮ型多結晶シリコン９を
成長する。ゲート酸化膜８の膜厚は５から１５ｎｍ、Ｎ
型多結晶シリコン９の膜厚は１５０から２００ｎｍとす
る。そして、ＭＯＳ部のゲート電極となる領域を除き、
Ｎ型多結晶シリコン９をドライエッチングで除去するこ
とにより、ゲート電極のパターニングを行う。なお、こ
のゲート電極はＮ型多結晶シリコンとタングステンなど
の高融点金属の積層膜であってもよい。この場合、Ｎ型
多結晶シリコン９の膜厚は１００から１５０ｎｍ、タン
グステンなどの高融点金属の膜厚は５０から１００ｎｍ
とする。
板１にマスクを用い、選択的にＰチャネル型ＭＯＳとバ
イポーラトランジスタ部にＮ＋型埋め込み層２を形成す
る。同様に、Ｎチャネル型ＭＯＳとバイポーラトランジ
スタ部の周囲にＰ＋型埋め込み層３を形成する。このＰ
＋型埋め込み層３はバイポーラトランジスタと他の素子
との絶縁分離の役目をする。次に、シリコン基板１にＮ
型単結晶シリコン層４を成長させる。この成長では基板
温度が１０００℃以上に加熱されるのでＮ＋型埋め込み
層２とＰ＋型埋め込み層３はＮ型単結晶シリコン層４に
まで拡散される。次に、イオン注入により、ＮＭＯＳ領
域およびバイポーラトランジスタの周囲領域にＰ型ウエ
ル５、ＰＭＯＳ領域にはＮ型ウエル６を形成する。そし
て、選択酸化であるＬＯＣＯＳ法で素子分離酸化膜７を
３００〜４００ｎｍの厚さに形成する。基板全面にゲー
ト酸化膜８とリンをドープしたＮ型多結晶シリコン９を
成長する。ゲート酸化膜８の膜厚は５から１５ｎｍ、Ｎ
型多結晶シリコン９の膜厚は１５０から２００ｎｍとす
る。そして、ＭＯＳ部のゲート電極となる領域を除き、
Ｎ型多結晶シリコン９をドライエッチングで除去するこ
とにより、ゲート電極のパターニングを行う。なお、こ
のゲート電極はＮ型多結晶シリコンとタングステンなど
の高融点金属の積層膜であってもよい。この場合、Ｎ型
多結晶シリコン９の膜厚は１００から１５０ｎｍ、タン
グステンなどの高融点金属の膜厚は５０から１００ｎｍ
とする。
【００２４】図３（ｂ）に示すように、サイドウオール
酸化膜３１を厚さ４０から６０ｎｍとなるようにする。
このサイドウオールは下記に示すようにバイポーラ部を
形成した後に形成してもよい。
酸化膜３１を厚さ４０から６０ｎｍとなるようにする。
このサイドウオールは下記に示すようにバイポーラ部を
形成した後に形成してもよい。
【００２５】図３（ｃ）に示すように、全面に層間絶縁
膜である、例えば酸化膜からなる層間膜３２を厚さ２０
〜６０ｎｍに積層する。
膜である、例えば酸化膜からなる層間膜３２を厚さ２０
〜６０ｎｍに積層する。
【００２６】図３（ｄ）に示すように、バイポーラ部の
層間膜３２を除去した後、バイポーラのベース電極とな
る多結晶シリコン２５と窒化膜などの絶縁膜２６を全面
に積層する。多結晶シリコン２５にはボロンをあらかじ
めイオン注入しておく。そして、エミッタコンタクト１
９を開口する。次に、該バイポーラ部のベース領域に真
性ベース層となるボロン不純物を例えばイオン注入で導
入する。なお、本実施形態では、バイポーラは２層ポリ
シリコンセルフアライン型バイポーラトランジスタであ
る。この構造は寄生抵抗、寄生容量を少なくできるた
め、高速動作を要するバイポーラトランジスタに適して
いる。
層間膜３２を除去した後、バイポーラのベース電極とな
る多結晶シリコン２５と窒化膜などの絶縁膜２６を全面
に積層する。多結晶シリコン２５にはボロンをあらかじ
めイオン注入しておく。そして、エミッタコンタクト１
９を開口する。次に、該バイポーラ部のベース領域に真
性ベース層となるボロン不純物を例えばイオン注入で導
入する。なお、本実施形態では、バイポーラは２層ポリ
シリコンセルフアライン型バイポーラトランジスタであ
る。この構造は寄生抵抗、寄生容量を少なくできるた
め、高速動作を要するバイポーラトランジスタに適して
いる。
【００２７】図４（ａ）に示すように、エミッタコンタ
クト１９内にサイドウオール絶縁膜２７を形成した後、
エミッタ電極となる多結晶シリコン２８を全面に積層す
る。このエミッタ電極には砒素もしくはリンの不純物を
あらかじめ添加しておく。そして、ドライエッチングに
より、エミッタ電極をパターニングする。
クト１９内にサイドウオール絶縁膜２７を形成した後、
エミッタ電極となる多結晶シリコン２８を全面に積層す
る。このエミッタ電極には砒素もしくはリンの不純物を
あらかじめ添加しておく。そして、ドライエッチングに
より、エミッタ電極をパターニングする。
【００２８】図４（ｂ）に示すように、絶縁膜２６と多
結晶シリコン２５をパターニングする。これによって、
ＭＯＳ部の前記多結晶シリコン層が除去される。その
後、ｎＭＯＳ部のソース、ドレイン領域およびゲート電
極へ砒素をイオン注入により導入する。注入エネルギー
の値は、砒素が層間膜３２を通過してかつシリコン基板
中へ所定の深さに注入されるように、層間膜の厚さに応
じて４０ｋｅＶから１４０ｋｅＶに設定する。なお、こ
のエネルギー値では砒素がゲート電極のポリシリコンを
突き抜けることはない。
結晶シリコン２５をパターニングする。これによって、
ＭＯＳ部の前記多結晶シリコン層が除去される。その
後、ｎＭＯＳ部のソース、ドレイン領域およびゲート電
極へ砒素をイオン注入により導入する。注入エネルギー
の値は、砒素が層間膜３２を通過してかつシリコン基板
中へ所定の深さに注入されるように、層間膜の厚さに応
じて４０ｋｅＶから１４０ｋｅＶに設定する。なお、こ
のエネルギー値では砒素がゲート電極のポリシリコンを
突き抜けることはない。
【００２９】図４（ｃ）に示すように、Ｐチャネル型Ｍ
ＯＳ部のソース、ドレイン領域およびゲート電極へＢＦ
2 をイオン注入により導入する。注入エネルギーの値
は、ボロンが層間膜３２を通過してかつシリコン基板中
へ所定の深さに注入されるように、層間膜の厚さに応じ
て４０ｋｅＶから９０ｋｅＶに設定する。
ＯＳ部のソース、ドレイン領域およびゲート電極へＢＦ
2 をイオン注入により導入する。注入エネルギーの値
は、ボロンが層間膜３２を通過してかつシリコン基板中
へ所定の深さに注入されるように、層間膜の厚さに応じ
て４０ｋｅＶから９０ｋｅＶに設定する。
【００３０】図４（ｄ）に示すように、窒素雰囲気で８
５０度から９００度の温度で、１０から２０分ほど、熱
処理を加える。これによりＮチャネル型ＭＯＳおよびチ
ャネル型ＭＯＳのソースドレイン領域中の不純物を電気
的に活性化させて、トランジスタを形成する。また、バ
イポーラトランジスタのエミッタ押し込みも同時に行わ
れる。以降のアルミの配線工程などは説明を省略する。
５０度から９００度の温度で、１０から２０分ほど、熱
処理を加える。これによりＮチャネル型ＭＯＳおよびチ
ャネル型ＭＯＳのソースドレイン領域中の不純物を電気
的に活性化させて、トランジスタを形成する。また、バ
イポーラトランジスタのエミッタ押し込みも同時に行わ
れる。以降のアルミの配線工程などは説明を省略する。
【００３１】
【発明の効果】以上説明したように、本発明は、ＭＯＳ
トランジスタとバイポーラトランジスタを完全に独立し
て形成することにより、ＭＯＳトランジスタのチャネル
型によらず、短チャネル効果の抑制を図った微細寸法の
ゲート長を有するＣＭＯＳトランジスタと高性能なバイ
ポーラトランジスタを同一基板上に形成したＢｉＣＭＯ
Ｓデバイスを得ることができる。
トランジスタとバイポーラトランジスタを完全に独立し
て形成することにより、ＭＯＳトランジスタのチャネル
型によらず、短チャネル効果の抑制を図った微細寸法の
ゲート長を有するＣＭＯＳトランジスタと高性能なバイ
ポーラトランジスタを同一基板上に形成したＢｉＣＭＯ
Ｓデバイスを得ることができる。
【図１】本発明の第１の実施形態を説明するための工程
順の断面図である。
順の断面図である。
【図２】本発明の第１の実施形態を説明するための工程
順の断面図である。
順の断面図である。
【図３】本発明の第２の実施形態を説明するための工程
順の断面図である。
順の断面図である。
【図４】本発明の第２の実施形態を説明するための工程
順の断面図である。
順の断面図である。
【図５】従来の技術を説明するための工程順の断面図で
ある。
ある。
【図６】従来の技術を説明するための工程順の断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ Ｎ＋型埋め込み層 ３ Ｐ＋型埋め込み層 ４ Ｎ型単結晶シリコン ５ Ｐ型ウエル ６ Ｎ型ウエル ７ 素子分離酸化膜 ８ ゲート酸化膜 ９ Ｎ型多結晶シリコン １０ レジストマスク（ＰＭＯＳソース、ドレイン、
外部ベースへのイオン注入） １１ レジストマスク（ＮＭＯＳソース、ドレイン、
コレクタへのイオン注入） １２ 酸化膜 １３ ＰＳＧ膜 １４ 外部ベース領域 １５ コレクタ領域 １６ ＮＭＯＳソース、ドレイン領域 １７ ＰＭＯＳソース、ドレイン領域 １８ 真性ベース領域 １９ エミッタコンタクト ２０ 多結晶シリコン ２１ コンタクト ２２ 第１の層間膜 ２３ レジストマスク（ＮＭＯＳソース、ドレインへ
のイオン注入） ２４ 第２の層間膜 ２５ 多結晶シリコン（ベースポリ電極） ２６ 絶縁膜 ２７ サイドウオール絶縁膜 ２８ 多結晶シリコン（エミッタ電極） ２９ レジストマスク（ＰＭＯＳソース、ドレインへ
のイオン注入） ３０ ＴｉＳｉ層 ３１ サイドウオール酸化膜 ３２ 層間膜 ９１ 多結晶シリコン
外部ベースへのイオン注入） １１ レジストマスク（ＮＭＯＳソース、ドレイン、
コレクタへのイオン注入） １２ 酸化膜 １３ ＰＳＧ膜 １４ 外部ベース領域 １５ コレクタ領域 １６ ＮＭＯＳソース、ドレイン領域 １７ ＰＭＯＳソース、ドレイン領域 １８ 真性ベース領域 １９ エミッタコンタクト ２０ 多結晶シリコン ２１ コンタクト ２２ 第１の層間膜 ２３ レジストマスク（ＮＭＯＳソース、ドレインへ
のイオン注入） ２４ 第２の層間膜 ２５ 多結晶シリコン（ベースポリ電極） ２６ 絶縁膜 ２７ サイドウオール絶縁膜 ２８ 多結晶シリコン（エミッタ電極） ２９ レジストマスク（ＰＭＯＳソース、ドレインへ
のイオン注入） ３０ ＴｉＳｉ層 ３１ サイドウオール酸化膜 ３２ 層間膜 ９１ 多結晶シリコン
Claims (3)
- 【請求項１】 バイポーラトランジスタとＭＯＳトラン
ジスタからなる半導体集積回路装置の製造方法におい
て、 ＭＯＳ部のゲート電極の形成を行った後、基板全面に層
間絶縁膜を積層する工程と、前記 層間絶縁膜のうちＭＯＳ部を除去し基板表面を露出
することなく、ＭＯＳ部のソース、ドレイン領域に不純
物を注入する工程と、前記 層間絶縁膜のうちバイポーラ部を除去した後、該バ
イポーラ部のベース領域に不純物を導入する工程と、 前記バイポーラ部の表面絶縁膜にコンタクト領域を形成
した後、全面に多結晶シリコンを積層し、エミッタ領域
を形成する工程と、 ＭＯＳ部の前記多結晶シリコン層を除去する工程とを含
むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 層間絶縁膜越しにＭＯＳ部のソース、ド
レイン領域に不純物を注入する工程は、ＭＯＳトランジ
スタの導電型によらず、バイポーラトランジスタのベー
ス、エミッタ領域を形成した後に行う請求項１記載の半
導体集積回路装置の製造方法。 - 【請求項３】 バイポーラトランジスタのベース、エミ
ッタ領域を形成する工程は、Ｎチャネル型ＭＯＳのソー
ス、ドレイン領域に不純物を注入する工程と、Ｐチャネ
ル型ＭＯＳのソース、ドレイン領域に不純物を注入する
工程との間に行う請求項１記載の半導体集積回路装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328643A JP2776350B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体集積回路装置の製造方法 |
| KR1019960055516A KR100212101B1 (ko) | 1995-12-18 | 1996-11-20 | Mos 트랜지스터를 독립적으로 형성할 수 있는 반도체 접적회로 디바이스를 제조하기 위한 방법 |
| US08/752,931 US5759883A (en) | 1995-12-18 | 1996-11-20 | Method for making semiconductor device capable of independently forming MOS transistors and bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328643A JP2776350B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172100A JPH09172100A (ja) | 1997-06-30 |
| JP2776350B2 true JP2776350B2 (ja) | 1998-07-16 |
Family
ID=18212565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328643A Expired - Fee Related JP2776350B2 (ja) | 1995-12-18 | 1995-12-18 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5759883A (ja) |
| JP (1) | JP2776350B2 (ja) |
| KR (1) | KR100212101B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3583228B2 (ja) * | 1996-06-07 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| EP0831518B1 (en) * | 1996-09-05 | 2006-03-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for producing the same |
| US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
| JP3104660B2 (ja) * | 1997-11-21 | 2000-10-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2000183346A (ja) * | 1998-12-15 | 2000-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6223432B1 (en) | 1999-03-17 | 2001-05-01 | Micron Technology, Inc. | Method of forming dual conductive plugs |
| DE10061199A1 (de) * | 2000-12-08 | 2002-06-13 | Ihp Gmbh | Verfahren zur Herstellung von schnellen vertikalen npn-Bipolartransistoren und komplementären MOS-Transistoren auf einem Chip |
| US7442616B2 (en) * | 2006-06-15 | 2008-10-28 | Freescale Semiconductor, Inc. | Method of manufacturing a bipolar transistor and bipolar transistor thereof |
| US7611955B2 (en) * | 2006-06-15 | 2009-11-03 | Freescale Semiconductor, Inc. | Method of forming a bipolar transistor and semiconductor component thereof |
| US7638386B2 (en) * | 2006-06-15 | 2009-12-29 | Freescale Semiconductor, Inc. | Integrated CMOS and bipolar devices method and structure |
| US7717418B2 (en) * | 2008-09-05 | 2010-05-18 | Kern International, Inc. | Envelope conveying and positioning apparatus and related methods |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3175429D1 (en) * | 1981-11-28 | 1986-11-06 | Itt Ind Gmbh Deutsche | Process for producing a monolithic integrated circuit having at least one pair of complementary field-effect transistors and at least one bipolar transistor |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| US4536945A (en) * | 1983-11-02 | 1985-08-27 | National Semiconductor Corporation | Process for producing CMOS structures with Schottky bipolar transistors |
| US5340762A (en) * | 1985-04-01 | 1994-08-23 | Fairchild Semiconductor Corporation | Method of making small contactless RAM cell |
| US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| JPS6469046A (en) * | 1987-09-10 | 1989-03-15 | Nec Corp | Manufacture of bi-mos integrated circuit device |
| JPH01282857A (ja) * | 1988-05-10 | 1989-11-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH0226061A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| US4987089A (en) * | 1990-07-23 | 1991-01-22 | Micron Technology, Inc. | BiCMOS process and process for forming bipolar transistors on wafers also containing FETs |
| KR940003589B1 (ko) * | 1991-02-25 | 1994-04-25 | 삼성전자 주식회사 | BiCMOS 소자의 제조 방법 |
| JPH04372164A (ja) * | 1991-06-20 | 1992-12-25 | Oki Electric Ind Co Ltd | ＢｉＣＭＯＳ型半導体装置の製造方法 |
| KR940007466B1 (ko) * | 1991-11-14 | 1994-08-18 | 삼성전자 주식회사 | BiCMOS 소자의 제조방법 |
| JP2997123B2 (ja) * | 1992-04-03 | 2000-01-11 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0671066A (ja) * | 1992-08-28 | 1994-03-15 | Brother Ind Ltd | 模様選択装置 |
| JP2886420B2 (ja) * | 1992-10-23 | 1999-04-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5348896A (en) * | 1992-11-27 | 1994-09-20 | Winbond Electronic Corp. | Method for fabricating a BiCMOS device |
| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
| JPH07335773A (ja) * | 1994-06-10 | 1995-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1995
- 1995-12-18 JP JP7328643A patent/JP2776350B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-20 KR KR1019960055516A patent/KR100212101B1/ko not_active IP Right Cessation
- 1996-11-20 US US08/752,931 patent/US5759883A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172100A (ja) | 1997-06-30 |
| KR100212101B1 (ko) | 1999-08-02 |
| US5759883A (en) | 1998-06-02 |
| KR970053884A (ko) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4727046A (en) | Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases | |
| US5338696A (en) | Method of fabricating BiCMOS device | |
| US5079182A (en) | Bicmos device having self-aligned well tap and method of fabrication | |
| EP0283135A1 (en) | Fabrication of semiconductor structure | |
| US5340751A (en) | Method of manufacturing a BiMOS device | |
| US5506158A (en) | BiCMOS process with surface channel PMOS transistor | |
| EP0450375B1 (en) | Interconnect and method of manufacture for semiconductor devices | |
| JP3070674B2 (ja) | 半導体装置の製造方法 | |
| US5407840A (en) | Method for simultaneously fabricating bipolar and complementary field effect transistors | |
| US5091322A (en) | Semiconductor device and method of manufacturing the same | |
| US5231042A (en) | Formation of silicide contacts using a sidewall oxide process | |
| JP2776350B2 (ja) | 半導体集積回路装置の製造方法 | |
| EP0274217B1 (en) | Method of producing a semiconductor device | |
| JP2509690B2 (ja) | 半導体装置 | |
| JP2953425B2 (ja) | 半導体装置の製造方法 | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| JP2865045B2 (ja) | 半導体装置の製造方法 | |
| EP0253724A1 (en) | A method of simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP3104294B2 (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JP4043452B2 (ja) | 半導体装置の製造方法 | |
| US5904519A (en) | Method of manufacturing Bi-CMOS | |
| JPS61139057A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0554266B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |