JP4043452B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4043452B2
JP4043452B2 JP2004118940A JP2004118940A JP4043452B2 JP 4043452 B2 JP4043452 B2 JP 4043452B2 JP 2004118940 A JP2004118940 A JP 2004118940A JP 2004118940 A JP2004118940 A JP 2004118940A JP 4043452 B2 JP4043452 B2 JP 4043452B2
Authority
JP
Japan
Prior art keywords
layer
diffusion layer
polycrystalline silicon
emitter
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004118940A
Other languages
English (en)
Other versions
JP2005303122A (ja
Inventor
秀典 岩舘
仁志 栗山
正雄 吉澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2004118940A priority Critical patent/JP4043452B2/ja
Priority to US11/095,529 priority patent/US20050233516A1/en
Publication of JP2005303122A publication Critical patent/JP2005303122A/ja
Application granted granted Critical
Publication of JP4043452B2 publication Critical patent/JP4043452B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法にかかわり、特に多結晶シリコンエミッタ層を備える半導体装置の製造方法に関する。
［背景技術］
近年、半導体集積回路の高速化が進み、バイポーラトランジスタにおいては、素子サイズを縮小化して高周波域で動作させることが必要となってきている。同時に電流増幅率の増大も要求されている。そのために、ベース拡散層の浅接合化と高濃度化が必要となり、更にエミッタ層の低抵抗化が必要となる。このため、エミッタ電極とベース電極を自己整合（セルフアライン）構造で形成した半導体装置が提案され、実用化されている。
特に、同一半導体基板にバイポーラトランジスタとＣＭＯＳトランジスタとを形成するＢｉＣＭＯＳ構造の半導体装置においては、ＣＭＯＳトランジスタ特性を損なわずにバイポーラトランジスタの電流増幅率を増大させることが要求されている。そのために、バイポーラトランジスタのエミッタ拡散層とＭＯＳトランジスタのソース・ドレイン拡散層をそれぞれ独立に形成することによってエミッタ不純物濃度を高くしている（例えば、特許文献１参照）。
特許第２９８２７５８号公報（第５頁、第８図）
しかしながら、電流増幅率はエミッタとベースの不純物濃度比で決定されるため、上記従来の半導体装置において電流増幅率を増大させるためには、多結晶シリコンエミッタ層の不純物濃度を高くする必要がある。固相拡散にて拡散層を形成する場合、固相の不純物濃度と不純物拡散層表面の不純物濃度は等しく、固相の不純物濃度が高ければ高い程、拡散深さは深くなる。エミッタ拡散層は多結晶シリコンエミッタ層からの不純物拡散で形成されるため、多結晶シリコンエミッタ層の不純物濃度が高くなればエミッタ拡散層も深くなる。高周波域で動作させるためにベース拡散層を浅接合化すると、電流増幅率の増加に伴いベース幅が短縮化することになる。
一方、アーリー電圧やエミッタ・コレクタ耐圧を高くするためにはエミッタ拡散層の深さを浅くする必要がある。そのため、多結晶シリコンエミッタ層の不純物濃度を高くすることによって電流増幅率を高くすることはできるが、この場合、拡散深さが深くなる結果、逆にアーリー電圧やエミッタ・コレクタ耐圧は低くなってしまう。
このように、電流増幅率とアーリー電圧とはトレードオフの関係にあり、電流増幅率とアーリー電圧の両方の特性を向上させることは困難であった。特に、ＰＮＰ型のバイポーラトランジスタの場合、拡散係数の大きいボロンの固相拡散にてエミッタ拡散層を形成するため、上記従来の問題点がより顕著になっていた。
本発明は上記の課題を解決するもので、電流増幅率とアーリー電圧の両方の特性を向上させることが可能であり、ひいては、電流増幅率を容易に制御することが可能な半導体装置の製造方法を提供することを目的とする。
［課題を解決するための手段］
本発明は、上記の課題を解決するために次のような手段を講じる。
また、本発明によるＢｉＣＭＯＳ構造の半導体装置の製造方法は、半導体基板にコレクタ拡散層とウェル層とを形成する工程と、前記ウェル層上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、前記コレクタ拡散層にベース拡散層を形成する工程と、前記ベース拡散層上に不純物の拡散源となる多結晶シリコンエミッタ層を形成する工程と、前記多結晶シリコンエミッタ層から前記ベース拡散層に前記不純物を拡散してエミッタ拡散層を形成する工程と、前記多結晶シリコンエミッタ層に前記不純物を追加導入する工程と、前記ウェル層に前記不純物を導入する工程と、前記エミッタ拡散層を形成した拡散温度よりも低い温度で熱処理し、前記ウェル層にソース・ドレイン拡散層を形成すると同時に前記多結晶シリコンエミッタ層の前記不純物を活性化する工程とを含むことを特徴とする。
上記の製造方法によれば、エミッタ拡散層はＭＯＳトランジスタのソース・ドレイン拡散層と独立して形成されるため、ＭＯＳトランジスタの特性を損なうことなく、バイポーラトランジスタはアーリー電圧やエミッタ・コレクタ耐圧を低下させることなく、高い電流増幅率を得ることが可能な高性能なＢｉＣＭＯＳ構造の半導体装置を実現することができる。
上記の半導体装置の製造方法において、前記多結晶シリコンエミッタ層に前記不純物を追加導入する工程は、前記ウェル層に前記不純物を導入する工程と同時に行うことが好ましい。
上記の製造方法によれば、ＭＯＳトランジスタのソース・ドレイン拡散層と同時に多結晶シリコンエミッタ層に不純物を追加導入することができ、製造コストが増加することなく、自己整合型の高性能なバイポーラトランジスタを形成することができる。
上記の半導体装置の製造方法において、前記多結晶シリコンゲート電極を形成する前にフィールド絶縁膜を形成する工程を備え、前記多結晶シリコンゲート電極を形成する工程において、前記コレクタ拡散層上に開口窓を有する多結晶シリコン外部ベース層を該コレクタ拡散層及び前記フィールド絶縁膜上に同時に形成し、前記多結晶シリコン外部ベース層を形成した後に、該多結晶シリコン外部ベース層から前記コレクタ拡散層に前記不純物を拡散して外部ベース拡散層を形成する工程を備え、前記ベース拡散層を形成する工程は、前記開口窓を介して前記コレクタ拡散層に形成することが好ましい。
上記の半導体装置の製造方法において、前記エミッタ拡散層を形成する工程は、ランプアニール処理にて高温短時間で処理することが好ましい。
本発明による半導体装置の製造方法によると、エミッタ拡散層を多結晶シリコンエミッタ層からの不純物拡散で形成した上で、多結晶シリコンエミッタ層の不純物濃度がエミッタ拡散層表面の不純物濃度より高いため、ベース幅の短縮化が抑制され、アーリー電圧の低下やエミッタ・コレクタ耐圧の低下を防ぎ、同時に高い電流増幅率を確保する高性能な半導体装置を実現できる。
［発明を実施するための最良の形態］
以下、本発明にかかわる半導体装置の実施形態について、図面を参照しながら説明する。
（参考例）
図１は本発明の参考例における、ＰＮＰ型のバイポーラトランジスタを有するバイポーラ構造の半導体装置の断面図である。図２は図１におけるＡ−Ａ′部の不純物濃度の分布図である。
図１において、バイポーラトランジスタは、半導体基板１中にＰ型コレクタ拡散層２が形成され、Ｐ型コレクタ拡散層２中にＮ型ベース拡散層３が形成されており、ボロンを含む多結晶シリコンエミッタ層４を拡散源としてベース拡散層３中にＰ型エミッタ拡散層５が形成されている。そして、前記の各拡散層上に絶縁膜７が堆積されており、コンタクトホールを介して配線８と接続されている。
図２において、９はエミッタ拡散層５のＰ型不純物濃度分布、１０はベース拡散層３のＮ型不純物濃度分布、１１はコレクタ拡散層２のＰ型不純物濃度分布、１２は多結晶シリコンエミッタ層４のＰ型不純物濃度分布である。固相拡散の場合、拡散層表面と固相の不純物濃度は等しくなるが、図２に示すように、多結晶シリコンエミッタ層４の不純物濃度１２はエミッタ拡散層５表面の不純物濃度９よりも高くなっている。この場合、エミッタの不純物濃度は、エミッタ拡散層５の不純物濃度９と多結晶シリコンエミッタ層４の不純物濃度１２の合計で表され、ベース拡散層３の不純物濃度１０に対して大きな値となる。
次に、図３は本参考例における、ＰＮＰ型のバイポーラトランジスタを有する半導体装置の製造方法の各工程を示す断面図である。
先ず、図３（ａ）に示すように、表面にＮ型エピ層を有する半導体基板１中にＰ型不純物（例えばボロン）のイオン注入にてＰ型コレクタ拡散層２を形成する。その後、コレクタ拡散層２中に加速エネルギー４５〜５５ｋｅＶ、ドーズ量３〜５×１０13ｃｍ-2でＮ型不純物（例えばリン）をイオン注入してＮ型ベース拡散層３を形成する。
次に、図３（ｂ）に示すように、厚さ２００ｎｍ程度の多結晶シリコン膜を全面に成長させ、加速エネルギー２５〜３５ｋｅＶ、ドーズ量３〜８×１０15ｃｍ-2でＢＦ2をイオン注入する。
次に、図３（ｃ）に示すように、フォトレジストにてパターニングを行い、ドライエッチすることによって所定の位置に、ボロンを含む多結晶シリコンエミッタ層４を形成した後、９００〜１０００℃で熱処理を行うことによって多結晶シリコンエミッタ層４を拡散源としてベース拡散層３中にボロンが拡散され、Ｐ型エミッタ拡散層５が形成される。
次に、図３（ｄ）に示すように、フォトレジスト６のパターニングを行い、多結晶シリコンエミッタ層４に加速エネルギー２５〜３５ｋｅＶ、ドーズ量３〜８×１０15ｃｍ-2でＢＦ2をイオン注入する。その後、エミッタ拡散層５を形成したときの熱処理（９００〜１０００℃）よりも低い温度で、例えば８００〜９００℃の温度で熱処理を行う。この場合、エミッタ拡散層５を形成した後に再度、多結晶シリコンエミッタ層４にボロンが導入されているが、エミッタ拡散層５形成時の熱処理温度よりも温度が低いため、エミッタ拡散層５の深さにはほとんど影響を与えない。なお、エミッタ拡散層５を形成したときの不純物濃度と追加した不純物濃度の比に決まった値はなく、所望とするトランジスタ特性に応じて決定すれば良い。
次に、図３（ｅ）に示すように、各拡散層及び多結晶シリコンエミッタ層４上に絶縁膜７を堆積した後に、コンタクトホールを開口し、配線８を形成する。
このように、本参考例では、多結晶シリコンエミッタ層４を拡散源としてエミッタ拡散層５が形成され、その後、再度、多結晶シリコンエミッタ層４に不純物を導入するが、エミッタ形成時の熱処理温度よりも低い温度で追加不純物の活性化を行うため、エミッタ拡散層５の深さにはほとんど影響を与えないでエミッタ不純物濃度を高くすることができる。これにより、実効ベース幅の短縮化が抑制され、アーリー電圧の低下やエミッタ・コレクタ耐圧の低下を防ぎ、同時に高い電流増幅率を実現することができる。
また、本参考例において、エミッタ拡散層５を形成する熱処理をランプアニールにすることによって高温短時間処理することができる。この場合、ベース拡散層３の不純物濃度分布に影響を与えず、かつ後に多結晶シリコンエミッタ層４に追加導入する不純物の活性化熱処理の影響を受けにくいエミッタ拡散層５を形成することができる。
（第１の実施形態）
図４は本発明の第１の実施形態における、ＰＮＰ型のバイポーラトランジスタとＣＭＯＳトランジスタとを有するＢｉＣＭＯＳ構造の半導体装置の断面図である。
図４において、バイポーラトランジスタは、半導体基板１中にＰ型コレクタ拡散層２が形成され、Ｐ型コレクタ拡散層２中にＮ型ベース拡散層３が形成されており、ボロンを含む多結晶シリコンエミッタ層４を拡散源としてベース拡散層３中にＰ型エミッタ拡散層５が形成されている。また、ＰＭＯＳ及びＮＭＯＳトランジスタは、Ｎ型ウェル層１３及びＰ型ウェル層１４上にゲート酸化膜１６を介してリンを含む多結晶シリコンゲート電極１７が形成されており、Ｎ型ウェル層１３及びＰ型ウェル層１４中にそれぞれＰ型ソース・ドレイン拡散層２０及びＮ型ソース・ドレイン拡散層１９が形成されている。そして、前記の各拡散層上に絶縁膜７が堆積されており、コンタクトホールを介して配線８と接続されている。１５は素子分離のためのフィールド酸化膜、１８はシリコンゲート電極１７のサイドウォールである。
ここで、ＭＯＳトランジスタの多結晶シリコンゲート電極１７とバイポーラトランジスタの多結晶シリコンエミッタ層４は異なる多結晶シリコンから形成されている。多結晶シリコンエミッタ層４の不純物濃度はエミッタ拡散層５表面の不純物濃度よりも高く、且つ、多結晶シリコンエミッタ層４の不純物濃度とエミッタ拡散層５の不純物濃度を合計したエミッタの不純物濃度はＰＭＯＳトランジスタのソース・ドレイン拡散層２０の不純物濃度よりも高くなっている。
次に、図５〜図６は本実施形態における、ＰＮＰ型のバイポーラトランジスタとＣＭＯＳトランジスタとを有するＢｉＣＭＯＳ構造の半導体装置の製造方法の各工程を示す断面図である。
先ず、図５（ａ）に示すように、表面にＮ型エピ層を有する半導体基板１中にＮ型ウェル層１３とＰ型ウェル層１４をリン及びボロンのイオン注入にてそれぞれ形成する。なお、Ｐ型コレクタ拡散層２はＰ型ウェル層１４と同時に形成する。
次に、図５（ｂ）に示すように、半導体基板１表面に素子領域を決定するフィールド酸化膜１５を形成した後、コレクタ拡散層２中に加速エネルギー４５〜５５ｋｅＶ、ドーズ量３〜５×１０13ｃｍ-2でリンをイオン注入してＮ型ベース拡散層３を形成する。
次に、図５（ｃ）に示すように、半導体基板１表面に厚さ１０〜２０ｎｍ程度のゲート酸化膜１６を形成した後、厚さ３００〜４００ｎｍの第１の多結晶シリコン膜を成長させ、リンのイオン注入を行う。その後、フォトレジストにてパターニングを行い、ドライエッチすることによって所定の位置に、ＭＯＳトランジスタの多結晶シリコンゲート電極１７を形成する。
次に、図５（ｄ）に示すように、バイポーラトランジスタ領域のベース拡散層３上のゲート酸化膜１６をエッチングにて除去し、厚さ２００ｎｍ程度の第２の多結晶シリコン膜を成長させ、加速エネルギー２５〜３５ｋｅＶ、ドーズ量３〜８×１０15ｃｍ-2でＢＦ2をイオン注入する。その後、フォトレジストにてパターニングを行い、ドライエッチすることによって所定の位置に、ボロンを含む多結晶シリコンエミッタ層４を形成した後、９００〜１０００℃で熱処理を行い、多結晶シリコンエミッタ層４からの不純物拡散でベース拡散層３中にＰ型エミッタ拡散層５が形成される。
次に、図６（ａ）に示すように、フォトレジスト６のパターニングを行い、多結晶シリコンエミッタ層４に加速エネルギー２５〜３５ｋｅＶ、ドーズ量３〜８×１０15ｃｍ-2でＢＦ2をイオン注入する。
次に、図６（ｂ）に示すように、ＭＯＳトランジスタの多結晶シリコンゲート電極１７の側壁にサイドウォール１８を形成した後、この多結晶シリコンゲート電極１７をマスクにしてＢＦ2とヒ素のイオン注入を行い、ウェル層１３，１４の中にＭＯＳトランジスタのソース・ドレイン拡散層２０，１９をそれぞれ形成する。なお、ソース・ドレイン拡散層１９，２０の熱処理は、エミッタ拡散層５を形成したときの熱処理（９００〜１０００℃）よりも低い温度で、例えば８００〜９００℃の温度で処理を行う。この熱処理により多結晶シリコンエミッタ層４に追加導入したボロンが活性化される。
次に、図６（ｃ）に示すように、絶縁膜７を堆積し、コンタクトホールを開口し、配線８を形成する。
このように、本実施形態では、上述の参考例による効果に加えて、バイポーラトランジスタとＭＯＳトランジスタの特性を独立して決定することができるため、ＭＯＳトランジスタの特性を劣化させることなく、バイポーラトランジスタのアーリー電圧の低下やエミッタ・コレクタ耐圧の低下を防ぎ、同時に高い電流増幅率を実現することができる。
（第２の実施形態）
図７〜図８は本発明の第２の実施形態における、ＰＮＰ型のバイポーラトランジスタとＣＭＯＳトランジスタとを有するＢｉＣＭＯＳ構造の半導体装置の製造方法の各工程を示す断面図である。なお、本実施形態において、ＭＯＳトランジスタの多結晶シリコンゲート電極とバイポーラトランジスタの多結晶シリコン外部ベース層は同じ多結晶シリコンから形成されており、この点が上述の第１の実施形態と異なる。
先ず、図７（ａ）に示すように、表面にＮ型エピ層を有する半導体基板１中にＮ型ウェル層１３とＰ型ウェル層１４をリン及びボロンのイオン注入にてそれぞれ形成する。なお、Ｐ型コレクタ拡散層２はＰ型ウェル層１４と同時に形成する。
次に、図７（ｂ）に示すように、半導体基板１表面に素子領域を決定するフィールド酸化膜１５を形成した後、厚さ１５〜２０ｎｍのゲート酸化膜１６を形成する。その後、バイポーラトランジスタ領域のゲート酸化膜１６を除去した後、全面に厚さ３００〜４００ｎｍの第１の多結晶シリコン２４を成長する。
次に、図７（ｃ）に示すように、加速エネルギー２５〜３５ｋｅＶ、ドーズ量３〜８×１０15ｃｍ-2でリンをイオン注入した後、フォトレジストにてパターニングを行い、多結晶シリコン２４をエッチングしてＭＯＳトランジスタの多結晶シリコンゲート電極１７とバイポーラトランジスタの多結晶シリコン外部ベース層２１を同時に形成する。したがって、多結晶シリコン外部ベース層２１の不純物濃度は多結晶シリコンゲート電極１７の不純物濃度と等しなる。
ここで、多結晶シリコン外部ベース層２１はエミッタ領域に開口窓を有するようにコレクタ拡散層２及びフィールド酸化膜１５の上に形成される。その後、熱酸化により半導体基板１、多結晶シリコンゲート電極１７及び多結晶シリコン外部ベース層２１の表面に薄い酸化膜（図示せず）を形成する。この酸化の熱処理により、リンを含む多結晶シリコン外部ベース層２１を拡散源としてバイポーラトランジスタの外部ベース拡散層２２がエミッタ領域を除いたコレクタ拡散層２中に形成される。
次に、図７（ｄ）に示すように、フォトレジストにてパターニングを行い、ベース領域に加速エネルギー４５〜５５ｋｅＶ、ドーズ量３〜５×１０13ｃｍ-2でリンをイオン注入する。その後、シリコン窒化膜（図示せず）を４０ｎｍ程成長させた後、第２の多結晶シリコン膜を３００ｎｍ程度成長させ、多結晶シリコン外部ベース層２１の側壁にサイドウォール２３を形成する。
次に、図８（ａ）に示すように、フォトレジストにてパターニングを行い、エミッタ領域の前記シリコン窒化膜を除去した後に厚さ２００ｎｍ程度の第３の多結晶シリコン膜を形成した後、加速エネルギー２５〜３５ｋｅＶ、ドーズ量３〜１０×１０15ｃｍ-2でＢＦ2をイオン注入する。次に、フォトレジストにてパターニングを行い、ドライエッチすることによって所定の位置に、ボロンを含む多結晶シリコンエミッタ層４を形成する。その後、ランプアニールで９００〜１１００℃、１５〜３０秒の高温短時間処理を行う。この熱処理によって、Ｎ型ベース拡散層３とＰ型エミッタ拡散層５が同時に形成される。
次に、図８（ｂ）に示すように、第１の実施形態と同様に、ＭＯＳトランジスタの多結晶シリコンゲート電極１７の側壁にサイドウォール１８を形成し、ウェル１３，１４の中にソース・ドレイン拡散層１９，２０をそれぞれ形成する。なお、Ｐ型ソース・ドレイン拡散層２０を形成するＢＦ2のイオン注入のときに多結晶シリコンエミッタ層４にも同時にボロンをイオン注入する。こうすると、多結晶シリコンエミッタ層４に対するボロンの追加導入がソース・ドレイン拡散層２０を形成するイオン注入と兼用できるので製造工程を簡略化できる。その後、ソース・ドレイン拡散層１９，２０の形成は、エミッタ拡散層５を形成したときの熱処理（９００〜１１００℃）よりも低い温度で、例えば８００〜９００℃程度の温度で実施する。この熱処理により多結晶シリコンエミッタ層４に追加導入したボロンが活性化される。
次に、図８（ｃ）に示すように、絶縁膜７を堆積し、コンタクトホールを開口し、配線８を形成する。
このように、本実施形態では、上述の第１の実施形態と同様に、バイポーラトランジスタとＭＯＳトランジスタの特性を独立して決定することができる。また、ＭＯＳトランジスタの多結晶シリコンゲート電極１７と同時に多結晶シリコン外部ベース層２１を形成することができ、ＭＯＳトランジスタ特性を損なうことなく、自己整合型の高性能なバイポーラトランジスタを形成することができる。更に、ＭＯＳトランジスタのソース・ドレイン拡散層と同時に多結晶シリコンエミッタ層に不純物を追加導入することができ、製造コストが増加することなく、自己整合型の高性能なバイポーラトランジスタを形成することができる。
なお、各実施形態において、ＰＮＰ型のバイポーラトランジスタを例に説明したが、ＮＰＮ型のバイポーラトランジスタに適用した場合であっても、本発明の効果が得られるのは言うまでもない。
以上説明したように、本発明は、エミッタ拡散層を多結晶シリコンエミッタ層からの拡散で形成するものであって、アーリー電圧やエミッタ・コレクタ耐圧を低下させることなく、同時に高い電流増幅率を得るための半導体装置等に有用である。
本発明の参考例における半導体装置の断面図 図１におけるＡ−Ａ′部の不純物濃度の分布図 本発明の参考例における半導体装置の製造方法の各工程を示す断面図 本発明の第１の実施形態における半導体装置の断面図 本発明の第１の実施形態における半導体装置の製造方法の各工程を示す断面図 本発明の第１の実施形態における半導体装置の製造方法の各工程を示す断面図（図５の続き） 本発明の第２の実施形態における半導体装置の製造方法の各工程を示す断面図 本発明の第２の実施形態における半導体装置の製造方法の各工程を示す断面図（図７の続き）［符号の説明］
符号の説明
１ 半導体基板
２ Ｐ型コレクタ拡散層
３ Ｎ型ベース拡散層
４ Ｐ型多結晶シリコンエミッタ層
５ Ｐ型エミッタ拡散層
６ フォトレジスト
７ 絶縁膜
８ 配線
９ エミッタ拡散層のＰ型不純物の濃度分布
１０ ベース拡散層のＮ型不純物の濃度分布
１１ コレクタ拡散層のＰ型不純物の濃度分布
１２ 多結晶シリコンエミッタ層のＰ型不純物の濃度分布
１３ Ｎ型ウェル層
１４ Ｐ型ウェル層
１５ フィールド酸化膜
１６ ゲート酸化膜
１７ 多結晶シリコンゲート電極
１８ サイドウォール（絶縁膜）
１９ Ｎ型ソース・ドレイン拡散層
２０ Ｐ型ソース・ドレイン拡散層
２１ Ｎ型多結晶シリコン外部ベース層
２２ Ｎ型外部ベース拡散層
２３ サイドウォール（多結晶シリコン）

Claims (4)

  1. バイポーラトランジスタとＭＯＳトランジスタとを有するＢｉＣＭＯＳ構造の半導体装置の製造方法において、
    半導体基板にコレクタ拡散層とウェル層とを形成する工程と、
    前記ウェル層上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、
    前記コレクタ拡散層にベース拡散層を形成する工程と、
    前記ベース拡散層上に不純物の拡散源となる多結晶シリコンエミッタ層を形成する工程と、
    前記多結晶シリコンエミッタ層から前記ベース拡散層に前記不純物を拡散してエミッタ拡散層を形成する工程と、
    前記多結晶シリコンエミッタ層に前記不純物を追加導入する工程と、
    前記ウェル層に前記不純物を導入する工程と、
    前記エミッタ拡散層を形成した拡散温度よりも低い温度で熱処理し、前記ウェル層にソース・ドレイン拡散層を形成すると同時に前記多結晶シリコンエミッタ層の前記不純物を活性化する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記多結晶シリコンエミッタ層に前記不純物を追加導入する工程は、前記ウェル層に前記不純物を導入する工程と同時に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記多結晶シリコンゲート電極を形成する前にフィールド絶縁膜を形成する工程を備え、
    前記多結晶シリコンゲート電極を形成する工程において、前記コレクタ拡散層上に開口窓を有する多結晶シリコン外部ベース層を該コレクタ拡散層及び前記フィールド絶縁膜上に同時に形成し、
    前記多結晶シリコン外部ベース層を形成した後に、該多結晶シリコン外部ベース層から前記コレクタ拡散層に前記不純物を拡散して外部ベース拡散層を形成する工程を備え、
    前記ベース拡散層を形成する工程は、前記開口窓を介して前記コレクタ拡散層に形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記エミッタ拡散層を形成する工程は、ランプアニール処理にて高温短時間で処理することを特徴とする請求項１から請求項３までのいずれかに記載の半導体装置の製造方法。
JP2004118940A 2004-04-14 2004-04-14 半導体装置の製造方法 Expired - Fee Related JP4043452B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004118940A JP4043452B2 (ja) 2004-04-14 2004-04-14 半導体装置の製造方法
US11/095,529 US20050233516A1 (en) 2004-04-14 2005-04-01 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004118940A JP4043452B2 (ja) 2004-04-14 2004-04-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005303122A JP2005303122A (ja) 2005-10-27
JP4043452B2 true JP4043452B2 (ja) 2008-02-06

Family

ID=35096792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004118940A Expired - Fee Related JP4043452B2 (ja) 2004-04-14 2004-04-14 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20050233516A1 (ja)
JP (1) JP4043452B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5416478B2 (ja) * 2009-05-18 2014-02-12 シャープ株式会社 半導体装置
TW201113965A (en) * 2009-10-06 2011-04-16 Univ Nat Central Silicon photo-detection module

Also Published As

Publication number Publication date
US20050233516A1 (en) 2005-10-20
JP2005303122A (ja) 2005-10-27

Similar Documents

Publication Publication Date Title
JPS6379368A (ja) ポリシリコンエミッタ及びシリサイド化ベ−スを持った高性能ＢｉＣＭＯＳ構成体の製造方法
JP2886420B2 (ja) 半導体装置の製造方法
JP3394408B2 (ja) 半導体装置及びその製造方法
US7163878B2 (en) Ultra-shallow arsenic junction formation in silicon germanium
JPH04226064A (ja) 半導体装置用の相互接続体及びその製造方法
JP2002124671A (ja) 半導体装置とその製造方法
JP2776350B2 (ja) 半導体集積回路装置の製造方法
JPH0645343A (ja) ボロシリケイトガラススペーサを有する半導体装置及びその製造方法
JP3293567B2 (ja) 半導体装置の製造方法
JP4043452B2 (ja) 半導体装置の製造方法
JP2865045B2 (ja) 半導体装置の製造方法
JPH09135029A (ja) Ｍｉｓ型半導体装置及びその製造方法
JPH05206454A (ja) Ｍｉｓ型半導体装置の製造方法
JP2982420B2 (ja) 半導体集積回路装置
JPS6380560A (ja) 最小数のマスクを使用してバイポ−ラ及び相補型電界効果トランジスタを同時的に製造する方法
JP2997123B2 (ja) 半導体装置の製造方法
KR100549941B1 (ko) 반도체소자의 게이트전극 구조
JP2575876B2 (ja) 半導体装置
JP3161435B2 (ja) 半導体装置およびその製造方法
JPH06140590A (ja) 半導体装置の製造方法
JP2953915B2 (ja) 半導体集積回路装置及びその製造方法
JP2937338B2 (ja) 半導体装置
JP3956879B2 (ja) 半導体集積回路装置の製造方法
JP3408299B2 (ja) 絶縁ゲート型電界効果トランジスタ及びその製造方法
JPH0629310A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070724

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071113

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101122

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111122

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121122

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees