JP3161435B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、よ
り詳しくはＭＯＳ型電界効果トランジスタ（以下、これ
をＭＯＳＦＥＴという。）あるいは単一半導体基板上に
バイポーラ素子とＭＯＳ素子の双方が設けられた半導体
装置（以下、これをＢｉ−ＭＯＳ素子という。）など、
ＭＯＳ素子を含む半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】ＭＯＳ型半導体集積回路装置において
は、素子の高集積化に伴い、埋込みコンタクト構造が多
く採用されている。

【０００３】従来のＭＯＳＦＥＴにおける埋込みコンタ
クト構造の一例としては、ゲート電極とソース電極およ
びドレイン電極の少なくとも一方（以下、これをソース
／ドレイン電極という。）とを同一の多結晶シリコン成
長工程およびその加工工程によって形成し、このソース
／ドレイン電極等からの不純物拡散により形成したコン
タクト拡散領域を介して、ソース拡散領域あるいはドレ
イン拡散領域（以下、これをソース／ドレイン拡散領域
という。）とのコンタクトを形成しているものがあっ
た。

【０００４】また、素子の微細化に伴い、ＭＯＳＦＥＴ
においては、ホットエレクトロン対策としてＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いら
れている。

【０００５】この種の半導体装置の構造例を模式的に図
２に示す。

【０００６】図２において、ＭＯＳＦＥＴは、ＬＤＤ構
造をなすｎチャネルＭＯＳトランジスタである。このＭ
ＯＳＦＥＴ１００は、ｐ型シリコン基板１０上に埋込み
コンタクト構造を有している。そして、この埋込みコン
タクト構造を構成するコンタクト拡散領域２８は、ｎ⁺
型多結晶シリコン層からなるソース／ドレイン電極４０
からの不純物拡散により形成されたｎ⁺拡散層より形成
されている。前記ソース／ドレイン電極４０は、ゲート
電極３０の層形成時に配線部４４と共に形成される。そ
して、前記ｎ⁺型コンタクト拡散領域２８は、前記ソー
ス／ドレイン電極４０の側壁に設けられたサイドウォー
ル５０直下のｎ^-型オフセット領域５２を介し、一方の
ｎ⁺型ソース／ドレイン拡散領域４２ａに接続されてい
る。

【０００７】図２中、１２はフィールド酸化膜、１４は
ゲート酸化膜、１８は前記多結晶シリコン層のエッチン
グの際に形成されたシリコン層のエグレである。

【０００８】

【発明が解決しようとする課題】しかしながら、図２に
示した半導体装置においては、埋込みコンタクト構造に
起因した以下の問題点がある。

【０００９】（１）ｎ⁺型多結晶シリコンからなるソー
ス／ドレイン電極４０中の不純物として拡散係数が小さ
い不純物を用いた場合においては、ｎ⁺型コンタクト拡
散領域２８の接合は浅くなる。一方、このｎ⁺型コンタ
クト拡散領域２８に接続するｎ^-型オフセット領域５２
の接合は本来的に浅く、抵抗が高い。したがって、埋込
みコンタクト構造全体としての抵抗が高くなり、ＭＯＳ
ＦＥＴのソース／ドレイン拡散領域４２ａに高い寄生抵
抗が付加されることになる。そのため、ＭＯＳＦＥＴの
相互コンダクタンスおよび該トランジスタのオン状態に
おいて流すことができるオン電流等の特性が低下する。

【００１０】（２）ｎ⁺型ゲート電極３０およびｎ⁺型ソ
ース／ドレイン電極４０をエッチング加工によって形成
する際に、ｐ型シリコン基板１０の露出部分が同時にエ
ッチングされてしまい、シリコン層にエグレ１８が形成
される。そして、イオン打ち込み法によりｎ^-型オフセ
ット領域５２を形成する場合に、このシリコン層のエグ
レ１８の周縁部には不純物がドーピングされにくいた
め、形成されるｎ^-型オフセット領域５２の不純物濃度
が所定値より低くなって抵抗が高くなりやすい。その結
果、ＬＤＤ構造の機能が充分に発揮されず、前述した
（１）の問題がより顕著となる。また、エッチング工程
等における加工のばらつきの影響を受け、前記特性等が
大きくばらつくという問題がある。

【００１１】以上の問題は、ｎ⁺型多結晶シリコン層
（ソース／ドレイン電極４０）、ｎ^-型オフセット領域
５２およびｎ⁺型ソース／ドレイン拡散領域４２ａ，４
２ｂの不純物として拡散係数の小さいヒ素を用いた場合
において顕著である。

【００１２】また、前記（１）の問題は、ＬＤＤ構造が
付加されない埋込みコンタクト構造を有するＭＯＳＦＥ
Ｔの場合においても、同様の理由により問題となる。

【００１３】更に、Ｂｉ−ＭＯＳ素子においても、ｎ⁺
型多結晶シリコン層からのヒ素の不純物拡散によって、
バイポーラトランジスタのｎ⁺型エミッタ拡散領域を形
成する場合には、前記ＭＯＳＦＥＴと同様の問題が生ず
る。

【００１４】すなわち、バイポーラトランジスタを高速
化するためには、ｎ⁺型エミッタ拡散領域の接合を浅く
する必要がある。そのため、エミッタ拡散領域と同時に
ＭＯＳＦＥＴのコンタクト拡散領域を形成する場合に
は、コンタクト拡散領域の接合が浅くなり、前記
（１），（２）と同じ問題が生じる。そのため、Ｂｉ−
ＭＯＳ素子において埋込みコンタクト構造に起因する寄
生抵抗を低減しようとすると、拡散領域の接合を深くす
ることが必要となり、このことがＢｉ−ＭＯＳ素子の高
速化の障害となっていた。

【００１５】本発明はこのような問題点を解決するもの
であり、その目的は、エッチング等の製造工程における
加工のばらつきの影響の受けにくく、特性の安定した、
低抵抗の埋込みコンタクト構造を有する半導体装置を提
供することにある。

【００１６】

【課題を解決するための手段】前記課題を解決するため
に、 （１）本発明の半導体装置は、同一基板上に、ＭＯＳ素
子とバイポーラ素子とを含む半導体装置であって、前記
ＭＯＳ素子は、前記半導体基板上に形成されたゲート酸
化膜と、前記ゲート酸化膜上に形成されたゲート電極
と、前記ゲート酸化膜上に延在しないように、前記半導
体基板の上方に形成されたソース／ドレイン電極と、前
記ソース／ドレイン電極からの不純物拡散により形成さ
れた第１のコンタクト拡散領域と、前記第１のコンタク
ト拡散領域を含みそれよりも深く形成された第２のコン
タクト拡散領域と、を有する埋込みコンタクト構造と、
を有することを特徴とする。

【００１７】（２）また、本発明の半導体装置は、
（１）に記載の半導体装置において、エミッタ電極は、
前記ソース／ドレイン電極及び前記ゲート電極と同一層
の多結晶シリコン層から形成されることを特徴とする。

【００１８】（３）また、本発明の半導体装置は、
（１）に記載の半導体装置において、前記ゲート電極の
側壁に形成されたサイドウォールと、前記サイドウォー
ルの下方に形成されたオフセット領域と、前記オフセッ
ト領域に隣接して形成されたソース／ドレイン領域とを
有することを特徴とする。

【００１９】（４）また、本発明の半導体装置の製造方
法は、 （ａ）半導体基板上にフィールド酸化膜およびゲート酸
化膜を形成する工程、 （ｂ）所定の部分に第１の不純物をドーピングし、第２
のコンタクト拡散領域とコレクタ拡散領域とを形成する
工程、 （ｃ）前記第２のコンタクト拡散領域上及びエミッタ拡
散領域を形成する領域上のゲート酸化膜を除去した後
に、前記半導体基板の上方に第２の不純物を含む多結晶
シリコン層を形成する工程、 （ｄ）前記多結晶シリコン層から前記第２の不純物を拡
散することによって、前記エミッタ拡散領域と、前記第
２のコンタクト領域よりも浅い第１のコンタクト拡散領
域と、を形成する工程、 （ｅ）前記多結晶シリコン層をエッチングして、前記ゲ
ート酸化膜上にゲート電極と、前記エミッタ拡散領域上
にエミッタ電極と、前記ゲート酸化膜上に延在しないよ
うに前記第１のコンタクト拡散領域上にソース／ドレイ
ン電極と、を形成する工程、を有することを特徴とす
る。

【００２０】

【作用】本発明の半導体装置によれば、ＭＯＳ素子の埋
込みコンタクト構造を構成する拡散領域が、多結晶シリ
コン層からの不純物拡散により形成された第１のコンタ
クト拡散領域と、前記第１のコンタクト拡散領域よりも
拡散が深く形成された第２のコンタクト拡散領域から構
成されているため、エッチング工程等の製造工程に起因
する加工のばらつきの影響を受けにくく、特性の安定し
た、低抵抗な埋込みコンタクトが得られ、寄生抵抗の小
さい半導体装置が実現できる。

【００２１】さらに、本発明のＭＯＳ素子は、深い拡散
層を有し、ソース／ドレインの接合面積を大きくするこ
とができるため、例えば、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）に好適に用いることができ
る。すなわち、近年の素子の微細化に伴い、トランジス
タのソース／ドレインの接合が浅くなってきているた
め、これらの接合面積も小さくなっている。そのため、
ソース／ドレインの接合容量が小さくなり、これを用い
たＳＲＡＭにおける蓄積ノードの接合容量が不十分とな
り、その結果、ＳＲＡＭにおいて、ノイズ，リーク電
流，α線ソフトエラーに対する耐性などの特性が低下す
る傾向にある。この問題は、特にドレイン側において顕
著である。しかし、本発明のＭＯＳ素子を適用したｎチ
ャネルトランジスタを使用することにより、トランジス
タのチャネル近傍のソース／ドレインの接合を浅く保っ
たまま、同時にソース／ドレインの接合面積を大きくす
ることができ、それに伴って接合容量も大きくなるた
め、前述の問題を回避することができる。

【００２２】また、埋込みコンタクト構造を構成する第
２のコンタクト拡散領域の接合深さおよび不純物濃度
は、多結晶シリコン層中の不純物濃度に依存せず独立に
設定できるため、デバイス設計の自由度を向上させるこ
とが可能となる。

【００２３】このようなＭＯＳ素子をバイポーラ素子と
組合わせることにより、バイポーラ素子の高速動作を達
成しながら寄生抵抗の小さいＢｉ−ＭＯＳ素子を実現す
ることができる。

【００２４】そして、これらの装置は、前記製造方法に
よって従来と同程度の工程数で簡易に製造することがで
きる。

【００２５】

【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。

【００２６】実施例１ 図１は、本発明の第１実施例を模式的に示す半導体装置
の断面図である。

【００２７】図１中において、前述した図２の従来の半
導体装置と実質的に同一部分には同一の符号を付してい
る。

【００２８】この半導体装置は、ＬＤＤ構造を有するｎ
チャネルＭＯＳＦＥＴ１００から構成されている。この
ＭＯＳＦＥＴ１００は、ｐ型シリコン基板１０上にフィ
ールド酸化膜１２およびゲート酸化膜１４が形成されて
いる。前記ゲート酸化膜１４上にはゲート電極３０が形
成され、このゲート電極３０と離間した位置にソース／
ドレイン電極４０およびこの電極４０に連続する配線部
４４が形成されている。そして、前記ゲート電極３０の
両サイド及びソース／ドレイン電極４０の端部にはシリ
コン酸化膜からなるサイドウォール５０が形成されてい
る。そして、このサイドウォール５０の下位にはＬＤＤ
構造を構成するｎ^-型オフセット領域５２が形成されて
いる。

【００２９】前記シリコン基板１０において、ゲート電
極３０の両サイドにはｎ⁺型ソース／ドレイン拡散領域
４２ａ及び４２ｂが形成されている。この実施例におい
ては、一方のｎ⁺型ソース／ドレイン拡散領域４２ａと
ソース／ドレイン電極４０との接続が、埋込みコンタク
ト構造２０によって行われている。

【００３０】この埋込みコンタクト構造２０は、シリコ
ン基板１０の表面に浅く形成された第１のコンタクト拡
散領域２２と、この第１のｎ⁺型コンタクト拡散領域２
２より深く形成された第２のｎ⁺型コンタクト拡散領域
２４とから構成されている。前記第２のｎ⁺型コンタク
ト拡散領域２４は、予めシリコン基板１０に不純物とし
て拡散係数の大きいリンが拡散されて構成され、その一
部は前記ｎ⁺型ソース／ドレイン拡散領域４２ａと接続
された状態にある。また、前記第１のｎ⁺型コンタクト
拡散領域２２は、前記ソース／ドレイン電極４０からの
拡散係数の小さいヒ素の不純物拡散により形成されてい
る。これらｎ⁺型コンタクト拡散領域２２，２４の拡散
の具体的な深さは特に限定されないが、第２のｎ⁺型コ
ンタクト拡散領域２４が埋込みコンタクト構造２０のコ
ンタクト抵抗を所定の値以下に低減させることができる
ように、充分深く形成される必要がある。これらのｎ⁺
型コンタクト拡散領域２２，２４の拡散の深さとして
は、例えば、第１のｎ⁺型コンタクト拡散領域２２にお
いては０．１〜０．３μｍ、第２のｎ⁺型コンタクト拡
散領域においては０．５〜０．８μｍと設定することが
できる。

【００３１】上記実施例の構成によれば、埋込みコンタ
クト構造２０を形成する拡散領域は、ヒ素の不純物拡散
により形成された前記第１のｎ⁺型コンタクト領域２２
と、この第１のｎ⁺型コンタクト拡散領域２２よりも拡
散が深く形成された、リンの不純物拡散からなる第２の
ｎ⁺型コンタクト拡散領域２４とから構成されている。
この２層構造によって、従来問題になっていた埋め込め
コンタクト抵抗を充分に低減させることができ、寄生抵
抗の小さいＭＯＳＦＥＴを実現することが可能となる。

【００３２】さらに、前記ＭＯＳＦＥＴ１００は、深い
接合を有する第２のｎ⁺型コンタクト拡散領域２４を有
し、ｎ⁺型ソース／ドレイン拡散領域４２ａの接合面積
を大きくすることができるため、チャネル近傍のソース
／ドレイン拡散領域４２ａ，４２ｂの接合を浅く保った
状態で、同時に十分な接合容量を確保することができ、
例えば、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）に好適に用いることができる。

【００３３】また、第２のｎ⁺型コンタクト拡散領域２
４の接合を深く設定できるため、多結晶シリコン層のエ
ッチングの際に生ずるシリコン基板１０のエッチング深
さ等の製造工程における加工のばらつきに影響されず、
安定的に低抵抗な埋込みコンタクト構造を得ることがで
きる。

【００３４】更に、第２のｎ⁺型コンタクト拡散領域２
４の接合深さおよび不純物濃度は、多結晶シリコン層中
の不純物濃度に依存せず独立に設定できるため、デバイ
ス設計の自由度が向上する。

【００３５】なお、上記構成の装置においては、一方の
ソース／ドレイン電極に対してのみ埋込みコンタクト構
造が形成されているが、両方のソース／ドレイン電極に
対して埋込みコンタクト構造が形成されていてもよい。

【００３６】図４（Ａ）〜（Ｃ）および図５（Ａ）〜
（Ｄ）は、図１に示す半導体装置の製造プロセスを模式
的に説明する断面図である。図４および図５において図
１の実施例と実質的に同一あるいは相当する部分には同
一符号を用いている。

【００３７】（Ａ）図４（Ａ）に示す工程においては、
一般的方法により、ｐ型シリコン基板１０上にフィール
ド酸化膜１２およびゲート酸化膜１４を形成する。その
後、レジスト膜Ｒ１をマスクとして用い、埋込みコンタ
クト構造２０を構成する領域に、打ち込みエネルギーが
８０〜１２０ＫｅＶ，打ち込み量が５×１０¹³〜５×１
０¹⁴ｃｍ^-2程度の条件でリンのイオン打ち込み（図中、
矢印で示す）をする。さらに、レジスト膜Ｒ１を除去し
た後、窒素雰囲気中で９００〜１，０００℃、４０〜８
０分間の条件でアニール処理をする。この工程で、第２
のｎ⁺型コンタクト拡散領域２４が形成される。

【００３８】（Ｂ）図４（Ｂ）に示す工程においては、
埋込みコンタクト構造２０を形成する領域のゲート酸化
膜１４に開孔部Ｈ１を設け、更にシリコン基板１０上に
多結晶シリコン層１６を２，０００〜５，０００オング
ストローム程度の膜厚で積載させる。その後、打ち込み
エネルギーが６０〜１００ＫｅＶ，打ち込み量が５×１
０¹⁵〜１×１０¹⁶ｃｍ^-2の条件でヒ素のイオン打ち込み
（図中、矢印で示す）をし、更に窒素雰囲気中で９００
〜１，０００℃、２０〜３０分間のアニール処理をす
る。この工程で、多結晶シリコン層１６からのヒ素の不
純物拡散により第１のｎ⁺型コンタクト拡散領域２２が
形成される。

【００３９】（Ｃ）図４（Ｃ）に示す工程においては、
多結晶シリコン層１６を通常のフォトリソグラフィおよ
びエッチング技術によってエッチングし、ｎ⁺型ゲート
電極３０およびｎ⁺型ソース／ドレイン電極４０および
これに連続する配線部４４を形成する。この際、ｐ型シ
リコン基板１０の露出部分も同時にエッチングされ、基
板１０上にエグレ１８が形成されてしまう。

【００４０】（Ｄ）図５（Ａ）に示す工程においては、
ＬＤＤ構造のｎ^-型オフセット領域を形成するために、
打ち込みエネルギーが５０〜１００ＫｅＶ、打ち込み量
が１〜３×１０¹³ｃｍ^-2の条件でヒ素あるいはリンのイ
オン打ち込み（図中、矢印で示す）を行い、この工程に
よってシリコン基板１０の表面に拡散領域５２ａを形成
することができる。

【００４１】（Ｅ）図５（Ｂ）に示す工程においては、
化学気相成長（ＣＶＤ）法によって、シリコン酸化膜５
０ａを３，０００〜７，０００オングストローム程度の
厚みで堆積させる。

【００４２】（Ｆ）図５（Ｃ）に示す工程においては、
前記シリコン酸化膜５０ａを異方性エッチングによりエ
ッチングする。この工程によって、ゲート電極３０およ
びソース／ドレイン電極４０の端部にシリコン酸化膜か
らなるサイドウォール５０が形成される。

【００４３】（Ｇ）図５（Ｄ）に示す工程においては、
打ち込みエネルギーが５０〜１００ＫｅＶ、打ち込み量
が１〜５×１０¹⁵ｃｍ^-2の条件でリンあるいはヒ素のイ
オン打ち込み（図中、矢印で示す）を行い、更に窒素雰
囲気中で９００〜１，０００℃、２０〜６０分間のアニ
ール処理を行う。この工程によって、ｎ⁺型ソース／ド
レイン拡散領域４２ａおよび４２ｂが形成される。そし
て、前記サイドウォール５０の下位に位置する部分には
前記拡散領域５２ａの一部によって構成されるｎ^-型オ
フセット領域５２が形成され、いわゆるＬＤＤ構造を構
成している。

【００４４】以上の一連の工程によって図１に示すＭＯ
ＳＦＥＴを構成することができる。また、本発明の第１
実施例の他のＭＯＳＦＥＴ３００は、図３に示すよう
に、ＬＤＤ構造が付加されない埋込みコンタクト構造を
有することが可能である。

【００４５】このＭＯＳＦＥＴ３００においては、図１
のＬＤＤ型ＭＯＳＦＥＴ１００のｎ^-型オフセット領域
５２に相当する領域を有していないが、その他の基本的
な構成は図１のＭＯＳＦＥＴ１００と同一である。

【００４６】実施例２ 図６は、本発明の第２実施例を模式的に示す半導体装置
の断面図である。

【００４７】図６に示すＢｉ−ＭＯＳ素子は、ｐ型シリ
コン基板１０上に形成されたｎ型ウエル１０ａ内に、ウ
オシュット・エミッタ構造を有するｎｐｎ縦型バイポー
ラトランジスタ２００が、ｐ型ウエル１０ｂ内にはＬＤ
Ｄ構造をなすｎチャネルＭＯＳＦＥＴ１００がそれぞれ
形成されている。

【００４８】ここで、前記ＭＯＳＦＥＴ１００は、前述
した第１実施例のＭＯＳＦＥＴ１００と同様の構成を有
するため、図１に示す部分と実質的に同一の構成および
作用を有する部分には同一の符号を付し、その詳細な説
明を省略する。

【００４９】前記バイポーラトランジスタ２００は、ｎ
型ウェル１０ａ内に形成されたｎ⁺型エミッタ拡散領域
６２と、このｎ⁺型エミッタ拡散領域６２の下側に形成
されるｐ型ベース拡散領域６４と、このｐ型ベース拡散
領域６４に対しフィールド酸化膜１２を介して配置され
るｎ⁺型コレクタ拡散領域６６とから構成されている。

【００５０】そして、前記ｎ⁺型エミッタ拡散領域６２
上には、ｎ⁺型エミッタ電極６０が形成されている。

【００５１】前記バイポーラトランジスタ２００のｎ⁺
型エミッタ電極６０と、ＭＯＳＦＥＴ１００のｎ⁺型ゲ
ート電極３０と、埋込みコンタクト領域２０に接続され
るソース／ドレイン電極４０および配線部４４とは、同
一の層形成により形成され、ヒ素を含有するｎ⁺型多結
晶シリコン層により構成されている。

【００５２】前記ＭＯＳＦＥＴ１００の埋込みコンタク
ト構造２０を構成する第１のｎ⁺型コンタクト拡散領域
２２と、前記バイポーラトランジスタ２００のｎ⁺型エ
ミッタ拡散領域６２とは、ｎ⁺型多結晶シリコン層（４
０，６０）からのヒ素の不純物拡散により同時に形成さ
れ、両者はほぼ同一の拡散深さおよび不純物濃度を有し
ている。また、前記ＭＯＳＦＥＴ１００の埋込みコンタ
クト構造２０を構成する第２のｎ⁺型コンタクト拡散領
域２４と、前記バイポーラトランジスタ２００のコレク
タ電極引き出し用のｎ⁺型コレクタ拡散領域６６とは、
リンの不純物拡散により同時に形成され、両者はほぼ同
一の拡散深さおよび不純物濃度を有している。

【００５３】本実施例における拡散の深さとしては、例
えばＭＯＳＦＥＴ１００についてみると、第１のｎ⁺型
コンタクト拡散領域２２を０．１〜０．３μｍ、第２の
ｎ⁺型コンタクト拡散領域２４を０．５〜０．８μｍと
設定できる。

【００５４】上記実施例の構造によれば、前記ＭＯＳＦ
ＥＴ１００の埋込みコンタクト構造２０を、接合の浅い
第１のｎ⁺型コンタクト拡散領域２２と接合の深い第２
のｎ⁺型コンタクト拡散領域２４とからな２層構造とし
たため、従来問題になっていた埋込みコンタクト抵抗を
低減することができる。したがって、寄生抵抗の小さい
ＭＯＳＦＥＴ１００と、浅い接合を有することによって
高速化に適したバイポーラトランジスタ２００とを、同
一基板上に形成させることが可能となった。

【００５５】また、ＭＯＳＦＥＴ１００の埋込みコンタ
クト構造２０を構成する第２のｎ⁺型コンタクト拡散領
域２４の拡散を深く設定できるため、前記第１実施例に
おいて述べたように、多結晶シリコン層のエッチングの
際に生ずるシリコン基板１０のエッチングの深さ等の製
造工程における加工のばらつきに影響されず、安定的に
低抵抗な埋込みコンタクト構造を得ることができる。

【００５６】また、前記バイポーラトランジスタ２００
を構成するｎ⁺型エミッタ拡散領域６２とＭＯＳＦＥＴ
１００の第２のｎ⁺型コンタクト拡散領域２４との拡散
深さおよび不純物濃度を独立に設定できるため、バイポ
ーラトランジスタ２００とＭＯＳＦＥＴ１００の埋込み
コンタクト２０との特性を独立に設定することができ、
デバイス設計の自由度が向上する。

【００５７】図７（Ａ）〜（Ｃ）および図８（Ａ）〜
（Ｄ）は図６に示す半導体装置の製造プロセスを模式的
に示す断面図である。

【００５８】（Ａ）図７（Ａ）に示す工程においては、
一般的方法により、ｐ型シリコン基板１０内にｎ型ウエ
ル１０ａ、ｐ型ウエル１０ｂを、シリコン基板１０上に
フィールド酸化膜１２、酸化シリコン膜１４ａを形成す
る。その後、所定部分に開孔を有するレジスト膜Ｒ２を
マスクとして、打ち込みエネルギが８０〜１２０Ｋｅ
Ｖ、打ち込み量が５×１０¹³〜５×１０¹⁴ｃｍ^-2程度の
条件でリンのイオン打ち込み（図中、矢印で示す）を
し、さらに窒素雰囲気中で９００〜１，０００℃、４０
〜８０分間のアニール処理を行う。この工程によって、
コレクタ電極引き出し用のｎ⁺型コレクタ拡散領域６６
および第２のｎ⁺型コンタクト拡散領域２４が形成され
る。

【００５９】（Ｂ）図７（Ｂ）に示す工程においては、
図７（Ａ）のレジスト膜Ｒ２を除去した後、ボロン等の
ｐ型不純物をイオン注入してベース拡散領域６４を形成
する。その後、図６Ａの酸化シリコン膜１４ａに、埋込
みコンタクト形成用の開孔部Ｈ２およびエミッタ拡散領
域形成用の開孔部Ｈ３を形成する。次いで、基板１０上
にＣＶＤ法により多結晶シリコン層１６を２，０００〜
５，０００オングストローム程度堆積した後、打ち込み
エネルギーが６０〜１００ＫｅＶ、打ち込み量５×１０
¹⁵〜１×１０¹⁶ｃｍ^-2の条件でヒ素をイオン打ち込み
（図中、矢印で示す）し、さらに窒素雰囲気中で９００
〜１０００℃、２０〜３０分間のアニール処理をする。
この工程で、多結晶シリコン層１６からのヒ素の不純物
拡散により、ｎ⁺型エミッタ拡散領域６２と第１のｎ⁺型
コンタクト拡散領域２２とが形成される。

【００６０】（Ｃ）図７（Ｃ）に示す工程において、多
結晶シリコン層１６をフォトエッチングすることによ
り、ｎ⁺型エミッタ電極６０、ｎ⁺型ゲート電極３０、埋
込みコンタクト構造に接続されるｎ⁺型ソース／ドレイ
ン電極４０および配線部４４を形成する。この際、ｐ型
シリコン基板１０の露出部分も同時にエッチングされ、
基板１０上にエグレ１８が形成される。

【００６１】（Ｄ）図８（Ａ）に示す工程においては、
バイポーラトランジスタ形成領域にレジスト膜Ｒ３を形
成する。その後、ＭＯＳＦＥＴ形成領域において、ＬＤ
Ｄ構造のオフセット領域を形成するために、打ち込みエ
ネルギーが５０〜１００ＫｅＶ、打ち込み量が１〜３×
１０¹³ｃｍ^-2の条件でヒ素あるいはリンのイオン打ち込
み（図中、矢印で示す）を行い、この工程によってＭＯ
ＳＦＥＴ形成領域のシリコン基板１０の表面にｎ^-拡散
領域５２ａを形成することができる。

【００６２】（Ｅ）図８（Ｂ）に示す工程においては、
レジスト膜Ｒ３を除去した後、ＣＶＤ法によって、シリ
コン酸化膜５０ａを３，０００〜７，０００オングスト
ローム程度の厚みで堆積させる。

【００６３】（Ｆ）図８（Ｃ）に示す工程においては、
前記シリコン酸化膜５０ａを異方性エッチングによりエ
ッチングする。この工程によって、ゲート電極３０、ｎ
⁺型ソース／ドレイン電極４０の端部およびｎ⁺型エミッ
タ電極６０の両サイドにシリコン酸化膜からなるサイド
ウォール５０が形成される。

【００６４】（Ｇ）図８（Ｄ）に示す工程においては、
バイポーラトランジスタ形成領域にレジスト膜Ｒ４を形
成する。その後、打ち込みエネルギーが５０〜１００Ｋ
ｅＶ、打ち込み量が１〜５×１０¹⁵ｃｍ^-2の条件でリン
あるいはヒ素のイオン打ち込み（図中、矢印で示す）を
行い、更に窒素雰囲気中で９００〜１，０００℃、２０
〜６０分間のアニール処理を行う。この工程によって、
ＭＯＳＦＥＴ１００のｎ⁺型ソース／ドレイン拡散領域
４２ａおよび４２ｂが形成される。そして、前記サイド
ウォール５０の下位に位置する部分には前記ｎ^-拡散領
域５２ａの一部によって構成されるオフセット領域５２
が形成され、いわゆるＬＤＤ構造が構成される。

【００６５】以上の一連の工程によって図５に示すＢｉ
−ＭＯＳ半導体装置を形成することができる。

【００６６】また、本発明の第２実施例も前記第１実施
例と同様に、ＭＯＳＦＥＴにおいてＬＤＤ構造が付加さ
れない埋込みコンタクト構造を有することが可能であ
る。

【００６７】上記実施例の製造方法によれば、ｎ⁺型エ
ミッタ拡散領域６２と第１のｎ⁺型コンタクト拡散領域
２２とは同一の工程により形成され、かつｎ⁺型コレク
タ拡散領域６６と第２のｎ⁺型コンタクト拡散領域２４
とは同一の工程により形成されているため、従来法に比
べて製造工程の増加がなく、製造プロセスが複雑になる
ことはない。

【００６８】実施例３ 図９は、図１に示す第１実施例を更に改良したＭＯＳＦ
ＥＴを模式的に示す断面図である。

【００６９】本実施例のＭＯＳＦＥＴ４００は、その構
成が基本的には図１に示すＭＯＳＦＥＴ１００と同様で
ある。本実施例のＭＯＳＦＥＴ４００が、図１に示すＭ
ＯＳＦＥＴ１００と相違する点は、カバー部４６を有し
ていることである。このカバー部４６は、多結晶シリコ
ン層から構成されるソース／ドレイン電極４０の端部を
更に延長してゲート酸化膜１４上に乗り上げる状態で形
成されている。

【００７０】このようなカバー部４６を形成することに
より、多結晶シリコン層をエッチングする際にシリコン
基板１０に露出領域がなくなるため、第１実施例におけ
るシリコン層のエグレ１８が形成されることがない。そ
の結果、シリコン層のエグレ１８に起因する拡散層のリ
ーク電流の発生が防止される。

【００７１】このカバー部４６を形成するためには、多
結晶シリコン層１６のエッチング工程（図４（Ｃ）参
照）において、カバー部４６の形成領域にマスクを形成
しておけばよい。

【００７２】図１０は、前記ＭＯＳＦＥＴ４００の構成
を、前記第２実施例で示したと同様なＢｉ−ＭＯＳ素子
に適用した例を示す断面図である。この素子において
も、ＭＯＳＦＥＴ４００において前記カバー部４６を形
成した以外は、図６に示す素子と同様な構成を有してい
る。

【００７３】これらのＭＯＳＦＥＴおよびＢｉ−ＭＯＳ
素子は、前記第１実施例および第２実施例の作用効果に
加えて、カバー部４６を形成したことによりエッチング
ダメージに起因した拡散層のリーク電流を防止すること
ができる。その結果、埋込みコンタクト構造のリーク電
流特性ならびにＭＯＳＦＥＴのサブスレッショルド（Su
bthreshold）特性等の低下を防止することができる。

【００７４】以上、本発明の好適な実施例について説明
したが、本発明はこれに限定されず、その要旨の範囲内
で種々の改変が可能である。例えば、前記各実施例にお
いては、ＭＯＳ素子として、ｎチャネルＭＯＳＦＥＴ、
バイポーラ素子としとｎｐｎバイポーラトランジスタを
例に取り説明したが、本発明はこれに限らず、ｐｎｐバ
イポーラ素子あるいはｐチャネルＭＯＳ素子もしくは、
それらの素子の複合素子に適用することができる。

【００７５】

【発明の効果】本発明によれば、エッチング等の製造工
程における加工のばらつきの影響の受けにくく、特性の
安定した、低抵抗の埋込みコンタクト構造を有するＭＯ
Ｓ素子をバイポーラ素子と組合わせることにより、バイ
ポーラ素子の高速動作を達成しながら寄生抵抗の小さい
Ｂｉ−ＭＯＳ素子を実現することができる。

【００７６】また本発明によれば、前記Ｂｉ−ＭＯＳ素
子を、従来法に比べて同程度の工程数で簡易に製造する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例のＭＯＳ型半導体装置を模
式的に示す断面図である。

【図２】従来のＭＯＳ型半導体装置を模式的に示す断面
図である。

【図３】本発明の第１実施例の変形例を模式的に示す断
面図である。

【図４】図４（Ａ）〜図４（Ｃ）は、図１に示す半導体
装置の製造プロセスを模式的に示す断面図である。

【図５】図５（Ａ）〜図５（Ｄ）は、図１に示す半導体
装置の製造プロセスを模式的に示す断面図である。

【図６】本発明の第２実施例のＢｉ−ＭＯＳ型半導体装
置を模式的に示す断面図である。

【図７】図７（Ａ）〜図７（Ｃ）は、図６に示す半導体
装置の製造プロセスを模式的に示す断面図である。

【図８】図８（Ａ）〜図８（Ｄ）は、図６に示す半導体
装置の製造プロセスを模式的に示す断面図である。

【図９】本発明の第３実施例のＭＯＳ型半導体装置を模
式的に示す断面図である。

【図１０】本発明の第３実施例のＢｉ−ＭＯＳ型半導体
装置を模式的に示す断面図である。

【符号の説明】

１０ シリコン基板 １２ フィールド酸化膜 １４ ゲート酸化膜 １６ 多結晶シリコン層 ２０ 埋込みコンタクト構造 ２２ 第１のコンタクト拡散領域 ２４ 第２のコンタクト拡散領域 ３０ ゲート電極 ４０ ソース／ドレイン電極 ４２ ソース／ドレイン拡散領域 ５０ サイドウォール ６０ エミッタ電極 ６２ エミッタ拡散領域 ６４ ベース拡散領域 ６６ コレクタ拡散領域 １００，３００，４００ ＭＯＳＦＥＴ ２００ バイポーラトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (31)優先権主張番号 特願平3−120959 (32)優先日 平成３年５月27日(1991．5．27) (33)優先権主張国 日本（ＪＰ） (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 H01L 21/336 H01L 21/8222 H01L 21/8249 H01L 27/06 H01L 29/78

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 同一基板上に、ＭＯＳ素子とバイポーラ
   素子とを含む半導体装置であって、 前記ＭＯＳ素子は、 前記半導体基板上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ゲート酸化膜上に延在しないように、前記半導体基
   板の上方に形成されたソース／ドレイン電極と、 前記ソース／ドレイン電極からの不純物拡散により形成
   された第１のコンタクト拡散領域と、前記第１のコンタ
   クト拡散領域を含みそれよりも深く形成された第２のコ
   ンタクト拡散領域と、を有する埋込みコンタクト構造
   と、 を有することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、エ
   ミッタ電極は、前記ソース／ドレイン電極及び前記ゲー
   ト電極と同一層の多結晶シリコン層から形成されること
   を特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、前
   記ゲート電極の側壁に形成されたサイドウォールと、前
   記サイドウォールの下方に形成されたオフセット領域
   と、前記オフセット領域に隣接して形成されたソース／
   ドレイン領域とを有することを特徴とする半導体装置。
4. 【請求項４】 （ａ）半導体基板上にフィールド酸化膜
   およびゲート酸化膜を形成する工程、 （ｂ）所定の部分に第１の不純物をドーピングし、第２
   のコンタクト拡散領域とコレクタ拡散領域とを形成する
   工程、 （ｃ）前記第２のコンタクト拡散領域上及びエミッタ拡
   散領域を形成する領域上のゲート酸化膜を除去した後
   に、前記半導体基板の上方に第２の不純物を含む多結晶
   シリコン層を形成する工程、 （ｄ）前記多結晶シリコン層から前記第２の不純物を拡
   散することによって、前記エミッタ拡散領域と、前記第
   ２のコンタクト領域よりも浅い第１のコンタクト拡散領
   域と、を形成する工程、 （ｅ）前記多結晶シリコン層をエッチングして、前記ゲ
   ート酸化膜上にゲート電極と、前記エミッタ拡散領域上
   にエミッタ電極と、前記ゲート酸化膜上に延在しないよ
   うに前記第１のコンタクト拡散領域上にソース／ドレイ
   ン電極と、を形成する工程、 を有することを特徴とする半導体装置の製造方法。