JPH0365024B2 - - Google Patents
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- JPH0365024B2 JPH0365024B2 JP31789487A JP31789487A JPH0365024B2 JP H0365024 B2 JPH0365024 B2 JP H0365024B2 JP 31789487 A JP31789487 A JP 31789487A JP 31789487 A JP31789487 A JP 31789487A JP H0365024 B2 JPH0365024 B2 JP H0365024B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特にバ
イポーラ型素子とMOS（Metal Oxide
Semiconductor）型素子またはCMOS
（Complementary Metal Oxide
Semiconductor）型素子とが半導体基板表面に共
存する半導体装置の製造方法に関する。
イポーラ型素子とMOS（Metal Oxide
Semiconductor）型素子またはCMOS
（Complementary Metal Oxide
Semiconductor）型素子とが半導体基板表面に共
存する半導体装置の製造方法に関する。
（従来の技術）
従来のバイポーラ型素子とCMOS型素子との
共存型半導体装置の製造方法を第２図の用いて説
明する。Ｐ型シリコン基板からなる半導体基板５
１上の所定の場所に選択的にN+不純物埋め込み
層５２，５３を形成した後、全面にＰ型エピタキ
シヤル層５４を成長させる。そしてN+不純物埋
め込み層５２，５３上のＰ型エピタキシヤル層５
４にＮ型ウエル領域５５，５６を形成し、N+不
純物埋め込み層５２，５３とＮ型ウエル領域５
５，５６とをそれぞれ接続させる。こうしてＮ型
ウエル領域５５はCMOSのＰチヤネル型トラン
ジスタを形成する素子領域となり、このＮ型ウエ
ル領域５５に隣接するＰ型エピタキシヤル層５４
はCMOSのＮチヤネル型トランジスタを形成す
る素子領域となり、さらにＮ型ウエル領域５６は
バイポーラトランジスタを形成する素子領域、す
なわち縦型NPNバイポーラトランジスタのコレ
クタ領域となる。このとき必要に応じて、
CMOSのＮチヤネル型トランジスタの素子領域
となるＰ型エピタキシヤル層５４にＰ型ウエル領
域を形成してもよい。
共存型半導体装置の製造方法を第２図の用いて説
明する。Ｐ型シリコン基板からなる半導体基板５
１上の所定の場所に選択的にN+不純物埋め込み
層５２，５３を形成した後、全面にＰ型エピタキ
シヤル層５４を成長させる。そしてN+不純物埋
め込み層５２，５３上のＰ型エピタキシヤル層５
４にＮ型ウエル領域５５，５６を形成し、N+不
純物埋め込み層５２，５３とＮ型ウエル領域５
５，５６とをそれぞれ接続させる。こうしてＮ型
ウエル領域５５はCMOSのＰチヤネル型トラン
ジスタを形成する素子領域となり、このＮ型ウエ
ル領域５５に隣接するＰ型エピタキシヤル層５４
はCMOSのＮチヤネル型トランジスタを形成す
る素子領域となり、さらにＮ型ウエル領域５６は
バイポーラトランジスタを形成する素子領域、す
なわち縦型NPNバイポーラトランジスタのコレ
クタ領域となる。このとき必要に応じて、
CMOSのＮチヤネル型トランジスタの素子領域
となるＰ型エピタキシヤル層５４にＰ型ウエル領
域を形成してもよい。
次いで、各素子領域間の素子分離領域にフイー
ルド酸化膜５７を選択的に形成し、各素子領域を
分離する。そしてバイポーラトランジスタのコレ
クタ領域としてのＮ型ウエル領域５６の所定の場
所にN+不純物領域５８を形成し、N+不純物埋め
込み層５３とN+不純物領域５８とを接続させる。
このN+不純物領域５８は、バイポーラトランジ
スタのコレクタ領域の取出しおよびコレクタの抵
抗の低減のためのものである。
ルド酸化膜５７を選択的に形成し、各素子領域を
分離する。そしてバイポーラトランジスタのコレ
クタ領域としてのＮ型ウエル領域５６の所定の場
所にN+不純物領域５８を形成し、N+不純物埋め
込み層５３とN+不純物領域５８とを接続させる。
このN+不純物領域５８は、バイポーラトランジ
スタのコレクタ領域の取出しおよびコレクタの抵
抗の低減のためのものである。
次いで、熱酸化を行ない、全面にシリコン酸化
膜５９を形成する。このシリコン酸化膜５９は、
CMOSのＮチヤネル型トランジスタおよびＰチ
ヤネル型トランジスタの素子領域となるＰ型エピ
タキシヤル層５４上およびＮ型ウエル領域５５上
においては、それぞれCMOSのゲート酸化膜６
０となる。続いて、バイポーラトランジスタのコ
レクタ領域としてのＮ型ウエル領域５６表面の所
定の場所に、イオン注入およびイオン注入後の熱
処理により、P-不純物領域６１を形成する。こ
のP-不純物領域６１は、バイポーラトランジス
タの内部ベース領域となる。なおこのとき、
MOSの閾値合わせ込みおよびシヨートチヤネル
効果改善のためのイオン注入を行なつてもよい
（第２図ａ）。
膜５９を形成する。このシリコン酸化膜５９は、
CMOSのＮチヤネル型トランジスタおよびＰチ
ヤネル型トランジスタの素子領域となるＰ型エピ
タキシヤル層５４上およびＮ型ウエル領域５５上
においては、それぞれCMOSのゲート酸化膜６
０となる。続いて、バイポーラトランジスタのコ
レクタ領域としてのＮ型ウエル領域５６表面の所
定の場所に、イオン注入およびイオン注入後の熱
処理により、P-不純物領域６１を形成する。こ
のP-不純物領域６１は、バイポーラトランジス
タの内部ベース領域となる。なおこのとき、
MOSの閾値合わせ込みおよびシヨートチヤネル
効果改善のためのイオン注入を行なつてもよい
（第２図ａ）。
次いで、全面に多結晶シリコン層を堆積させ、
燐Ｐの拡散を行つた後、さらに全面にCVD
（Chemical Vapor Deposition）膜を堆積させ
る。そしてRIE（Reactive Ion Etching）法を用
いて、CVD膜および多結晶シリコン層を順次パ
ターニングし、ゲート酸化膜６０上の所定の場所
に、多結晶シリコン層からなるゲート電極６２お
よびイオン注入に対するマスクとしてのCVD膜
６３を形成する。続いて全面にレジストを塗布し
た後、CMOSのＮチヤネル型トランジスタの素
子領域上のレジストのみを除去する。そして残存
させたレジスト（図示せず）と、フイールド酸化
膜５７と、CVD膜６３およびゲート電極６２と
をマスクとしてイオン注入を行ない、Ｐ型エピタ
キシヤル層５４表面により低濃度のN-不純物領
域６４を形成する。このN-不純物領域６４は、
CMOSのＮチヤネル型トランジスタにLDD
（Lightly Doped Drain）構造を形成するための
ものである。
燐Ｐの拡散を行つた後、さらに全面にCVD
（Chemical Vapor Deposition）膜を堆積させ
る。そしてRIE（Reactive Ion Etching）法を用
いて、CVD膜および多結晶シリコン層を順次パ
ターニングし、ゲート酸化膜６０上の所定の場所
に、多結晶シリコン層からなるゲート電極６２お
よびイオン注入に対するマスクとしてのCVD膜
６３を形成する。続いて全面にレジストを塗布し
た後、CMOSのＮチヤネル型トランジスタの素
子領域上のレジストのみを除去する。そして残存
させたレジスト（図示せず）と、フイールド酸化
膜５７と、CVD膜６３およびゲート電極６２と
をマスクとしてイオン注入を行ない、Ｐ型エピタ
キシヤル層５４表面により低濃度のN-不純物領
域６４を形成する。このN-不純物領域６４は、
CMOSのＮチヤネル型トランジスタにLDD
（Lightly Doped Drain）構造を形成するための
ものである。
次いで、全面にレジストを塗布した後、バイポ
ーラトランジスタの素子領域の所定の場所および
CMOSのＰチヤネル型トランジスタの素子領域
上のレジストを除去する。そして残存させたレジ
スト６５と、フイールド酸化膜５７と、CVD膜
６３およびゲート電極６２とをマスクとしてイオ
ン注入を行ない、CMOSのＰチヤネル型トラン
ジスタの素子領域のＮ型ウエル領域５５表面およ
びバイポーラトランジスタの内部ベース領域とし
てのP-不純物領域６１表面に、それぞれP+不純
物領域６６，６７を形成する。P+不純物領域６
６はCMOSのＰチヤネル型トランジスタのソー
ス領域およびドレイン領域となり、P+不純物領
域６７はバイポーラトランジスタの外部ベース領
域となる（第２図ｂ）。
ーラトランジスタの素子領域の所定の場所および
CMOSのＰチヤネル型トランジスタの素子領域
上のレジストを除去する。そして残存させたレジ
スト６５と、フイールド酸化膜５７と、CVD膜
６３およびゲート電極６２とをマスクとしてイオ
ン注入を行ない、CMOSのＰチヤネル型トラン
ジスタの素子領域のＮ型ウエル領域５５表面およ
びバイポーラトランジスタの内部ベース領域とし
てのP-不純物領域６１表面に、それぞれP+不純
物領域６６，６７を形成する。P+不純物領域６
６はCMOSのＰチヤネル型トランジスタのソー
ス領域およびドレイン領域となり、P+不純物領
域６７はバイポーラトランジスタの外部ベース領
域となる（第２図ｂ）。
次いで、全面にCVD膜を堆積させた後、RIE
法を用いて全面をエツチングし、ゲート電極６２
側面にスペーサーとしてのCVD膜６８を残存さ
せる。そして全面にレジストを塗布した後、バイ
ポーラトランジスタの素子領域の所定の場所およ
びCMOSのＮチヤネル型トランジスタの素子領
域上のレジストを除去する。そして残存させたレ
ジスト６９と、フイールド酸化膜５７と、CVD
膜６３およびゲート電極６２と、ゲート電極６２
側面のスペーサーとしてのCVD膜６８とをマス
クとしてイオン注入を行ない、CMOSのＮチヤ
ネル型トランジスタの素子領域のN-不純物領域
６４表面とバイポーラトランジスタのベース領域
としてのP-不純物領域６１表面およびN+不純物
領域５８表面に、それぞれN+不純物領域７０，
７１，７２を形成する。N+不純物領域７０は
CMOSのＮチヤネル型トランジスタのソース領
域およびドレイン領域であり、N+不純物領域７
１はバイポーラトランジスタのエミツタ領域であ
り、N+不純物領域７２はバイポーラトランジス
タのコンタクト取出し領域である（第２図ｃ）。
法を用いて全面をエツチングし、ゲート電極６２
側面にスペーサーとしてのCVD膜６８を残存さ
せる。そして全面にレジストを塗布した後、バイ
ポーラトランジスタの素子領域の所定の場所およ
びCMOSのＮチヤネル型トランジスタの素子領
域上のレジストを除去する。そして残存させたレ
ジスト６９と、フイールド酸化膜５７と、CVD
膜６３およびゲート電極６２と、ゲート電極６２
側面のスペーサーとしてのCVD膜６８とをマス
クとしてイオン注入を行ない、CMOSのＮチヤ
ネル型トランジスタの素子領域のN-不純物領域
６４表面とバイポーラトランジスタのベース領域
としてのP-不純物領域６１表面およびN+不純物
領域５８表面に、それぞれN+不純物領域７０，
７１，７２を形成する。N+不純物領域７０は
CMOSのＮチヤネル型トランジスタのソース領
域およびドレイン領域であり、N+不純物領域７
１はバイポーラトランジスタのエミツタ領域であ
り、N+不純物領域７２はバイポーラトランジス
タのコンタクト取出し領域である（第２図ｃ）。
次いで、図示はしないが、通常のLSI製造工程
と同様に、層間絶縁層の堆積、コンタクトホール
の開孔、金属配線層の形成等を行ない、半導体基
板表面に縦型NPNバイポーラトランジスタと
CMOSトランジスタとが共存する半導体装置を
完成させる。
と同様に、層間絶縁層の堆積、コンタクトホール
の開孔、金属配線層の形成等を行ない、半導体基
板表面に縦型NPNバイポーラトランジスタと
CMOSトランジスタとが共存する半導体装置を
完成させる。
（発明が解決しようとする問題点）
CMOS型素子の微細化に伴い、特にＰチヤネ
ルトランジスタにおけるシヨートチヤネル効果が
問題となり、その対策としてＮチヤネルトランジ
スタにおけるLDD構造と同様にＰチヤネルトラ
ンジスタにもLDD構造を採用することが必須と
なつている。しかしながら従来のバイポーラ型素
子とCMOS型素子との共存型半導体装置の製造
においては、ＰチヤネルトランジスタにLDD構
造を形成することがコスト上困難であつた。
ルトランジスタにおけるシヨートチヤネル効果が
問題となり、その対策としてＮチヤネルトランジ
スタにおけるLDD構造と同様にＰチヤネルトラ
ンジスタにもLDD構造を採用することが必須と
なつている。しかしながら従来のバイポーラ型素
子とCMOS型素子との共存型半導体装置の製造
においては、ＰチヤネルトランジスタにLDD構
造を形成することがコスト上困難であつた。
また、従来のバイポーラ型素子とCMOS型素
子との共存型半導体装置は通常のCMOSプロセ
スにバイポーラトランジスタを作り込むために、
N+不純物埋め込み層５２，５３、Ｐ型エピタキ
シヤル層５４、コレクタ領域の取出しとコレクタ
抵抗の低減のためのN+不純物領域５８、ベース
領域としてのP-不純物領域６１の形成が追加さ
れるため、工程上のコストが高くなるという問題
があつた。このため、工程の共有化を行ない、コ
ストの低減を図ることが求められている。
子との共存型半導体装置は通常のCMOSプロセ
スにバイポーラトランジスタを作り込むために、
N+不純物埋め込み層５２，５３、Ｐ型エピタキ
シヤル層５４、コレクタ領域の取出しとコレクタ
抵抗の低減のためのN+不純物領域５８、ベース
領域としてのP-不純物領域６１の形成が追加さ
れるため、工程上のコストが高くなるという問題
があつた。このため、工程の共有化を行ない、コ
ストの低減を図ることが求められている。
本発明は上記事情を考慮してなされたもので、
MOSトランジスタのシヨートチヤネル効果を押
さえると共に工程の増加を押さえることにより、
高速かつ低消費電力であると共に低コストである
半導体装置の製造方法を提供することを目的とす
る。
MOSトランジスタのシヨートチヤネル効果を押
さえると共に工程の増加を押さえることにより、
高速かつ低消費電力であると共に低コストである
半導体装置の製造方法を提供することを目的とす
る。
［発明の構成］
（問題を解決するための手段）
半導体基板表面にバイポーラ型素子とMOS型
素子とが共存する半導体装置の製造方法におい
て、前記MOS型素子のLDD構造を構成するドレ
イン領域のより低濃度の第１の不純物領域と前記
バイポーラ型素子の内部ベース領域とを同一工程
により形成することを特徴とする。
素子とが共存する半導体装置の製造方法におい
て、前記MOS型素子のLDD構造を構成するドレ
イン領域のより低濃度の第１の不純物領域と前記
バイポーラ型素子の内部ベース領域とを同一工程
により形成することを特徴とする。
また、前記MOS型素子がCMOS型素子の片方
である場合、前記CMOS型素子のＰチヤネル型
トランジスタのLDD構造を構成する前記ドレイ
ン領域のより高濃度の第２の不純物領域と前記バ
イポーラ型素子の外部ベース領域とを同一工程に
より形成し、前記CMOS型素子のＮチヤネル型
トランジスタのLDD構造を構成する前記ドレイ
ン領域のより高濃度の第３の不純物領域と前記バ
イポーラ型素子のエミツタ領域と同一工程により
形成することを特徴とする。
である場合、前記CMOS型素子のＰチヤネル型
トランジスタのLDD構造を構成する前記ドレイ
ン領域のより高濃度の第２の不純物領域と前記バ
イポーラ型素子の外部ベース領域とを同一工程に
より形成し、前記CMOS型素子のＮチヤネル型
トランジスタのLDD構造を構成する前記ドレイ
ン領域のより高濃度の第３の不純物領域と前記バ
イポーラ型素子のエミツタ領域と同一工程により
形成することを特徴とする。
（作用）
本発明により、半導体基板表面に共存して形成
されるバイポーラ型素子とLDD構造を有する
MOS型素子あるいはCMOS型素子との工程が共
有化される。
されるバイポーラ型素子とLDD構造を有する
MOS型素子あるいはCMOS型素子との工程が共
有化される。
（実施例）
本発明の一実施例による半導体装置の製造方法
を第１図を用いて説明する。Ｐ型シリコン基板か
らなる半導体基板１１上の所定の場所に選択的に
N+不純物埋め込み層１２，１３を形成した後、
全面に例えばＰ型エピタキシヤル層１４を成長さ
せる。そしてN+不純物埋め込み層１２，１３上
のＰ型エピタキシヤル層１４にＮ型ウエル領域１
５，１６を形成し、N+不純物埋め込み層１２，
１３とＮ型ウエル領域１５，１６とをそれぞれ接
続させる。こうしてＮ型ウエル領域１５は
CMOSのＰチヤネル型トランジスタを形成する
素子領域となり、このＮ型ウエル領域１５に隣接
するＰ型エピタキシヤル層１４はCMOSのＮチ
ヤネル型トランジスタを形成する素子領域とな
り、さらにＮ型ウエル領域１６はバイポーラトラ
ンジスタを形成する素子領域、すなわち縦型
NPNバイポーラトランジスタのコレクタ領域と
なる。このとき必要に応じて、CMOSのＮチヤ
ネル型トランジスタの素子領域となるＰ型エピタ
キシヤル層１４にＰ型ウエル領域を形成してもよ
いが、本実施例においては採用していない。
を第１図を用いて説明する。Ｐ型シリコン基板か
らなる半導体基板１１上の所定の場所に選択的に
N+不純物埋め込み層１２，１３を形成した後、
全面に例えばＰ型エピタキシヤル層１４を成長さ
せる。そしてN+不純物埋め込み層１２，１３上
のＰ型エピタキシヤル層１４にＮ型ウエル領域１
５，１６を形成し、N+不純物埋め込み層１２，
１３とＮ型ウエル領域１５，１６とをそれぞれ接
続させる。こうしてＮ型ウエル領域１５は
CMOSのＰチヤネル型トランジスタを形成する
素子領域となり、このＮ型ウエル領域１５に隣接
するＰ型エピタキシヤル層１４はCMOSのＮチ
ヤネル型トランジスタを形成する素子領域とな
り、さらにＮ型ウエル領域１６はバイポーラトラ
ンジスタを形成する素子領域、すなわち縦型
NPNバイポーラトランジスタのコレクタ領域と
なる。このとき必要に応じて、CMOSのＮチヤ
ネル型トランジスタの素子領域となるＰ型エピタ
キシヤル層１４にＰ型ウエル領域を形成してもよ
いが、本実施例においては採用していない。
次いで、各素子領域間の素子分離領域にフイー
ルド酸化膜１７を選択的に形成し、各素子領域を
分離する。そしてバイポーラトランジスタのコレ
クタ領域としてのＮ型ウエル領域１６の所定の場
所にN+不純物領域１８を形成し、N+不純物埋め
込み層１３とN+不純物領域１８とを接続させる。
このN+不純物領域１８は、バイポーラトランジ
スタのコレクタ領域の取出しおよびコレクタ抵抗
の低減のためのものである。
ルド酸化膜１７を選択的に形成し、各素子領域を
分離する。そしてバイポーラトランジスタのコレ
クタ領域としてのＮ型ウエル領域１６の所定の場
所にN+不純物領域１８を形成し、N+不純物埋め
込み層１３とN+不純物領域１８とを接続させる。
このN+不純物領域１８は、バイポーラトランジ
スタのコレクタ領域の取出しおよびコレクタ抵抗
の低減のためのものである。
次いで、熱酸化を行ない、全面にシリコン酸化
膜１９を形成する。このシリコン酸化膜１９は、
CMOSのＮチヤネル型トランジスタおよびＰチ
ヤネル型トランジスタの素子領域となるＰ型エピ
タキシヤル層１４上およびＮ型ウエル領域１５上
においては、それぞれCMOSのゲート酸化膜２
０となる（第１図ａ）。図面上特に図示していな
いが、続いてMOSの閾値合わせ込みおよびパン
チスルー防止のために、イオン注入を行なう。
膜１９を形成する。このシリコン酸化膜１９は、
CMOSのＮチヤネル型トランジスタおよびＰチ
ヤネル型トランジスタの素子領域となるＰ型エピ
タキシヤル層１４上およびＮ型ウエル領域１５上
においては、それぞれCMOSのゲート酸化膜２
０となる（第１図ａ）。図面上特に図示していな
いが、続いてMOSの閾値合わせ込みおよびパン
チスルー防止のために、イオン注入を行なう。
次いで、全面に多結晶シリコン層を堆積させ、
燐Ｐの拡散を行つた後、さらに全面にCVD膜を
堆積させる。そしてRIE法を用いて、CVD膜お
よび多結晶シリコンを順次パターニングし、ゲー
ト酸化膜２０上の所定の場所に、多結晶シリコン
層からなるゲート電極２１およびイオン注入に対
するマスクとしてのCVD膜２２を形成する（第
１図ｂ）。
燐Ｐの拡散を行つた後、さらに全面にCVD膜を
堆積させる。そしてRIE法を用いて、CVD膜お
よび多結晶シリコンを順次パターニングし、ゲー
ト酸化膜２０上の所定の場所に、多結晶シリコン
層からなるゲート電極２１およびイオン注入に対
するマスクとしてのCVD膜２２を形成する（第
１図ｂ）。
続いて全面にレジストを塗布した後、CMOS
のＮチヤネル型トランジスタの素子領域上のレジ
ストのみを除去する。そして残存させたレジスト
（図示せず）と、フイールド酸化膜１７と、CVD
膜２２およびゲート電極２１とをマスクとしてイ
オン注入を行ない、Ｐ型エピタキシヤル層１４表
面により低濃度のN-不純物領域２３を形成する。
このN-不純物領域２３は、CMOSのＮチヤネル
型トランジスタにLDD構造を形成するためのも
のである。
のＮチヤネル型トランジスタの素子領域上のレジ
ストのみを除去する。そして残存させたレジスト
（図示せず）と、フイールド酸化膜１７と、CVD
膜２２およびゲート電極２１とをマスクとしてイ
オン注入を行ない、Ｐ型エピタキシヤル層１４表
面により低濃度のN-不純物領域２３を形成する。
このN-不純物領域２３は、CMOSのＮチヤネル
型トランジスタにLDD構造を形成するためのも
のである。
次いで、全面にレジストを塗布した後、バイポ
ーラトランジスタのコレクタ領域としてのＮ型ウ
エル領域１６上およびCMOSのＰチヤネル型ト
ランジスタの素子領域上のレジストを除去する。
そして残存させたレジスト２４と、フイールド酸
化膜１７と、CVD膜２２およびゲート電極２１
とをマスクとしてイオン注入を行ない、CMOS
のＰチヤネル型トランジスタの素子領域のＮ型ウ
エル領域１５表面およびバイポーラトランジスタ
の素子領域のＮ型ウエル領域１６表面に、より低
濃度のP-不純物領域２５，２６をそれぞれ形成
する。このときのイオン注入は、ボロンＢイオン
を濃度５×1013cm-2、加速度25keVの条件で注入
した。P-不純物領域２５はCMOSのＰチヤネル
型トランジスタのLDD構造を形成するためのも
のであり、P-不純物領域２６はバイポーラトラ
ンジスタの内部ベース領域となる（第１図ｃ）。
ーラトランジスタのコレクタ領域としてのＮ型ウ
エル領域１６上およびCMOSのＰチヤネル型ト
ランジスタの素子領域上のレジストを除去する。
そして残存させたレジスト２４と、フイールド酸
化膜１７と、CVD膜２２およびゲート電極２１
とをマスクとしてイオン注入を行ない、CMOS
のＰチヤネル型トランジスタの素子領域のＮ型ウ
エル領域１５表面およびバイポーラトランジスタ
の素子領域のＮ型ウエル領域１６表面に、より低
濃度のP-不純物領域２５，２６をそれぞれ形成
する。このときのイオン注入は、ボロンＢイオン
を濃度５×1013cm-2、加速度25keVの条件で注入
した。P-不純物領域２５はCMOSのＰチヤネル
型トランジスタのLDD構造を形成するためのも
のであり、P-不純物領域２６はバイポーラトラ
ンジスタの内部ベース領域となる（第１図ｃ）。
次いで、全面にCVD膜を堆積させた後、RIE
法を用いて全面をエツチングし、ゲート電極２１
側面にスペーサーとしてのCVD膜２７を残存さ
せる。そして全面にレジストを塗布した後、バイ
ポーラトランジスタの内部ベース領域としての
P-不純物領域上およびCMOSのＰチヤネル型ト
ランジスタの素子領域上のレジストを除去する。
そして残存させたレジスト２８と、フイールド酸
化膜１７と、CVD膜２２およびゲート電極２１
と、ゲート電極２１の側面のスペーサーとしての
CVD膜２７とをマスクとしてインオン注入を行
ない、CMOSのＰチヤネル型トランジスタの素
子領域のP-不純物領域２５およびバイポーラト
ランジスタの素子領域のP-不純物領域２６に、
それぞれP+不純物領域２９，３０を形成する。
P+不純物領域２９はCMOSのＰチヤネル型トラ
ンジスタのソース領域およびドレイン領域とな、
りP+不純物領域３０はバイポーラトランジスタ
の外部ベース領域となる（第１図ｄ）。
法を用いて全面をエツチングし、ゲート電極２１
側面にスペーサーとしてのCVD膜２７を残存さ
せる。そして全面にレジストを塗布した後、バイ
ポーラトランジスタの内部ベース領域としての
P-不純物領域上およびCMOSのＰチヤネル型ト
ランジスタの素子領域上のレジストを除去する。
そして残存させたレジスト２８と、フイールド酸
化膜１７と、CVD膜２２およびゲート電極２１
と、ゲート電極２１の側面のスペーサーとしての
CVD膜２７とをマスクとしてインオン注入を行
ない、CMOSのＰチヤネル型トランジスタの素
子領域のP-不純物領域２５およびバイポーラト
ランジスタの素子領域のP-不純物領域２６に、
それぞれP+不純物領域２９，３０を形成する。
P+不純物領域２９はCMOSのＰチヤネル型トラ
ンジスタのソース領域およびドレイン領域とな、
りP+不純物領域３０はバイポーラトランジスタ
の外部ベース領域となる（第１図ｄ）。
次いで、全面にレジストを塗布した後、バイポ
ーラトランジスタの素子領域の所定の場所および
CMOSのＮチヤネル型トランジスタの素子領域
上のレジストを除去する。そして残存させたレジ
スト３１と、フイールド酸化膜１７と、CVD膜
２２およびゲート電極２１と、ゲート電極２１側
面のスペーサーとしてのCVD膜２７とをマスク
としてイオン注入を行ない、CMOSのＮチヤネ
ル型トランジスタの素子領域のN-不純物領域２
３とバイポーラトランジスタの素子領域のP-不
純物領域２６表面およびN+不純物領域１８表面
とに、それぞれN+不純物領域３２，３３，３４
を形成する。N+不純物領域３２はCMOSのＮチ
ヤネル型トランジスタのソース領域およびドレイ
ン領域となり、N+不純物領域３３はバイポーラ
トランジスタのエミツタ領域となり、N+不純物
領域３４はバイポーラトランジスタのコレクタコ
ンタクト取出し領域となる（第１図ｅ）。
ーラトランジスタの素子領域の所定の場所および
CMOSのＮチヤネル型トランジスタの素子領域
上のレジストを除去する。そして残存させたレジ
スト３１と、フイールド酸化膜１７と、CVD膜
２２およびゲート電極２１と、ゲート電極２１側
面のスペーサーとしてのCVD膜２７とをマスク
としてイオン注入を行ない、CMOSのＮチヤネ
ル型トランジスタの素子領域のN-不純物領域２
３とバイポーラトランジスタの素子領域のP-不
純物領域２６表面およびN+不純物領域１８表面
とに、それぞれN+不純物領域３２，３３，３４
を形成する。N+不純物領域３２はCMOSのＮチ
ヤネル型トランジスタのソース領域およびドレイ
ン領域となり、N+不純物領域３３はバイポーラ
トランジスタのエミツタ領域となり、N+不純物
領域３４はバイポーラトランジスタのコレクタコ
ンタクト取出し領域となる（第１図ｅ）。
次いで、図示はしないが、通常のLSI製造工程
と同様に、層間絶縁層の堆積、コンタクトホール
の開孔、金属配線層の形成等を行なう。そしてこ
のようにして縦型NPNバイポーラトランジスタ
とCMOSトランジスタとが共存する半導体装置
を完成させる。
と同様に、層間絶縁層の堆積、コンタクトホール
の開孔、金属配線層の形成等を行なう。そしてこ
のようにして縦型NPNバイポーラトランジスタ
とCMOSトランジスタとが共存する半導体装置
を完成させる。
このように本実施例によれば、CMOS型素子
のＮチヤネルトランジスタおよびＮチヤネルトラ
ンジスタの両方において容易にLDD構造を設け
ることができ、シヨートチヤネル効果を十分に抑
制することができる。
のＮチヤネルトランジスタおよびＮチヤネルトラ
ンジスタの両方において容易にLDD構造を設け
ることができ、シヨートチヤネル効果を十分に抑
制することができる。
また、バイポーラ型素子とCMOS型素子との
共存型半導体装置の製造工程において、バイポー
ラトランジスタの製造プロセスのコレクタ領域と
してのＮ型ウエル領域１６、内部ベース領域とし
てのP-不純物領域２６、外部ベース領域として
のP+不純物領域３０、エミツタ領域としてのN+
不純物領域３３、コンタクト取出し領域としての
N+不純物領域３４等をCMOSの製造プロセスと
共有化された工程において形成することができ、
バイポーラ型素子とCMOS型素子との共存によ
る工程の増加を抑制することができる。
共存型半導体装置の製造工程において、バイポー
ラトランジスタの製造プロセスのコレクタ領域と
してのＮ型ウエル領域１６、内部ベース領域とし
てのP-不純物領域２６、外部ベース領域として
のP+不純物領域３０、エミツタ領域としてのN+
不純物領域３３、コンタクト取出し領域としての
N+不純物領域３４等をCMOSの製造プロセスと
共有化された工程において形成することができ、
バイポーラ型素子とCMOS型素子との共存によ
る工程の増加を抑制することができる。
［発明の効果］
以上の通り本発明によれば、半導体基板表面に
バイポーラ型素子とMOS型素子またはCMOS型
素子とが共存する半導体装置の製造において、
MOS型素子またはCMOS型素子の高性能化を図
ることができると共に、製造コストの上昇を押さ
えることができる。
バイポーラ型素子とMOS型素子またはCMOS型
素子とが共存する半導体装置の製造において、
MOS型素子またはCMOS型素子の高性能化を図
ることができると共に、製造コストの上昇を押さ
えることができる。
第１図は、本発明の一実施例による半導体装置
の製造方法を示す工程図、第２図は、従来の半導
体装置の製造方法を示す工程図である。 １１，５１……半導体基板、１２，１３，５
２，５３……N+不純物埋め込み層、１４，５４
……Ｐ型エピタキシヤル層、１５，１６，５５，
５６……Ｎ型ウエル領域、１７，５７……フイー
ルド酸化膜、１８，３２，３３，３４，５８，７
０，７１，７２……N+不純物領域、１９，５９
……シリコン酸化膜、２０，６０……ゲート酸化
膜、２１，６２……ゲート電極、２２，２７，６
３，６８……CVD膜、２３，６４……N-不純物
領域、２４，２８，３１，６５，６９……レジス
ト、２５，２６，６１……P-不純物領域、２９，
３０，６６，６７……P+不純物領域。
の製造方法を示す工程図、第２図は、従来の半導
体装置の製造方法を示す工程図である。 １１，５１……半導体基板、１２，１３，５
２，５３……N+不純物埋め込み層、１４，５４
……Ｐ型エピタキシヤル層、１５，１６，５５，
５６……Ｎ型ウエル領域、１７，５７……フイー
ルド酸化膜、１８，３２，３３，３４，５８，７
０，７１，７２……N+不純物領域、１９，５９
……シリコン酸化膜、２０，６０……ゲート酸化
膜、２１，６２……ゲート電極、２２，２７，６
３，６８……CVD膜、２３，６４……N-不純物
領域、２４，２８，３１，６５，６９……レジス
ト、２５，２６，６１……P-不純物領域、２９，
３０，６６，６７……P+不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面にバイポーラ型素子とMOS
型素子とが共存する半導体装置の製造方法におい
て、前記MOS型素子のLDD構造を構成するドレ
イン領域のより低濃度の第１の不純物領域と前記
バイポーラ型素子の内部ベース領域とを同一工程
により形成することを特徴とする半導体装置の製
造方法。 ２ 特許請求の範囲第１項記載の半導体装置の製
造方法において、前記MOS型素子の前記第１の
不純物領域と前記バイポーラ型素子の前記内部ベ
ース領域との形成を不純物イオン注入技術によつ
て行なうことを特徴とする半導体装置の製造方
法。 ３ 特許請求の範囲第１項または第２項記載の半
導体装置の製造方法において、前記バイポーラ型
素子がNPN型トランジスタであり、前記MOS型
素子がＰチヤネル型トランジスタであることを特
徴とする半導体装置の製造方法。 ４ 特許請求の範囲第１項ないし第３項のいずれ
かに記載の半導体装置の製造方法において、前記
MOS型素子がCMOS型素子の一方であることを
特徴とする半導体装置の製造方法。 ５ 特許請求の範囲第４項記載の半導体装置の製
造方法において、前記CMOS型素子のＰチヤネ
ル型トランジスタのLDD構造を構成する前記ド
レイン領域のより高濃度の第２の不純物領域と前
記バイポーラ型素子の外部ベース領域とを同一工
程により形成し、前記CMOS型素子のＮチヤネ
ル型トランジスタのLDD構造を構成する前記ド
レイン領域のより高濃度の第３の不純物領域と前
記バイポーラ型素子のエミツタ領域とを同一工程
により形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31789487A JPH01158765A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31789487A JPH01158765A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158765A JPH01158765A (ja) | 1989-06-21 |
| JPH0365024B2 true JPH0365024B2 (ja) | 1991-10-09 |
Family
ID=18093240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31789487A Granted JPH01158765A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158765A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102811A (en) * | 1990-03-20 | 1992-04-07 | Texas Instruments Incorporated | High voltage bipolar transistor in BiCMOS |
| EP0452720A3 (en) * | 1990-04-02 | 1994-10-26 | Nat Semiconductor Corp | A semiconductor structure and method of its manufacture |
| EP0613181A1 (en) * | 1993-02-26 | 1994-08-31 | STMicroelectronics S.r.l. | Bipolar transistor compatible with CMOS processes |
| KR100358571B1 (ko) * | 1999-12-31 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1987
- 1987-12-16 JP JP31789487A patent/JPH01158765A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01158765A (ja) | 1989-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |