JPH01158765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01158765A JPH01158765A JP31789487A JP31789487A JPH01158765A JP H01158765 A JPH01158765 A JP H01158765A JP 31789487 A JP31789487 A JP 31789487A JP 31789487 A JP31789487 A JP 31789487A JP H01158765 A JPH01158765 A JP H01158765A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特にバイポーラ
型素子とＭＯＳ （Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ ）型素子またはＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ ）型素子とか半導体基板表面
に共存する半導体装置の製造方法に関する。
型素子とＭＯＳ （Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ ）型素子またはＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ ）型素子とか半導体基板表面
に共存する半導体装置の製造方法に関する。
（従来の技術）
従来のバイポーラ型素子とＣＭＯＳ型素子との共存型半
導体装置の製造方法を第２図を用いて説明する。Ｐ型シ
リコン基板からなる半導体基板５１上の所定の場所に選
択的にＮ＋不純物理め込み層５２．５３を形成した後、
全面にＰ型エピタキシャル層５４を成長させる。そして
Ｎ＋不純物理め込み層５２．５３上のＰ型エピタキシャ
ル層５４にＮ型ウェル領域５５．５６を形成し、Ｎ＋不
純物理め込み層５２．５３とＮ型ウェル領域５５．５６
とをそれぞれ接続させる。こうしてＮ型ウェル領域５５
はＣＭＯ８のＰチャネル型トランジスタを形成する素子
領域となり、このＮ型ウェル領域５５に隣接するＰ型エ
ピタキシャル層５４はＣＭＯ８のＮチャネル型１−ラン
ジスタを形成する素子領域となり、さらにＮ型ウェル領
域５６はバイポーラトランジスタを形成する素子領域、
すなわち縦型ＮＰＮバイポーラトランジスタのコレクタ
領域となる。このとき必要に応じて、ＣＭＯ３のＮチャ
ネル型トランジスタの素子領域となるＰ型エピタキシャ
ル層５４にＰ型ウェル領域を形成してもよい。
導体装置の製造方法を第２図を用いて説明する。Ｐ型シ
リコン基板からなる半導体基板５１上の所定の場所に選
択的にＮ＋不純物理め込み層５２．５３を形成した後、
全面にＰ型エピタキシャル層５４を成長させる。そして
Ｎ＋不純物理め込み層５２．５３上のＰ型エピタキシャ
ル層５４にＮ型ウェル領域５５．５６を形成し、Ｎ＋不
純物理め込み層５２．５３とＮ型ウェル領域５５．５６
とをそれぞれ接続させる。こうしてＮ型ウェル領域５５
はＣＭＯ８のＰチャネル型トランジスタを形成する素子
領域となり、このＮ型ウェル領域５５に隣接するＰ型エ
ピタキシャル層５４はＣＭＯ８のＮチャネル型１−ラン
ジスタを形成する素子領域となり、さらにＮ型ウェル領
域５６はバイポーラトランジスタを形成する素子領域、
すなわち縦型ＮＰＮバイポーラトランジスタのコレクタ
領域となる。このとき必要に応じて、ＣＭＯ３のＮチャ
ネル型トランジスタの素子領域となるＰ型エピタキシャ
ル層５４にＰ型ウェル領域を形成してもよい。
次いで、各素子領域間の素子分離領域にフィールド酸化
膜５７を選択的に形成し、各素子領域を分離する。そし
てバイポーラトランジスタのコレクタ領域としてのＮ型
ウェル領域５６の所定の場所にＮ＋不純物領域５８を形
成し、Ｎ＋不純物理め込み層５３とＮ＋不純物領域５８
とを接続させる。２のＮ 不純物領域５８は、バイポー
ラトランジスタのコレクタ領域の取出しおよびコレクタ
抵抗の低減のためのものである。
膜５７を選択的に形成し、各素子領域を分離する。そし
てバイポーラトランジスタのコレクタ領域としてのＮ型
ウェル領域５６の所定の場所にＮ＋不純物領域５８を形
成し、Ｎ＋不純物理め込み層５３とＮ＋不純物領域５８
とを接続させる。２のＮ 不純物領域５８は、バイポー
ラトランジスタのコレクタ領域の取出しおよびコレクタ
抵抗の低減のためのものである。
次いで、熱酸化を行ない、全面にシリコン酸化膜５９を
形成する。このシリコン酸化膜５つは、ＣＭＯ８のＮチ
ャネル型トランジスタおよびＰチャネル型トランジスタ
の素子領域となるＰ型エピタキシャル層５４上およびＮ
型ウェル領域５５上においては、それぞれＣＭＯ８のゲ
ート酸化膜６０となる。続いて、バイポーラトランジス
タのコレクタ領域としてのＮ型ウェル領域５６表面の所
定の場所に、イオン注入およびイオン注入後の熱処理に
より、Ｐ−不純物領域６１を形成する。
形成する。このシリコン酸化膜５つは、ＣＭＯ８のＮチ
ャネル型トランジスタおよびＰチャネル型トランジスタ
の素子領域となるＰ型エピタキシャル層５４上およびＮ
型ウェル領域５５上においては、それぞれＣＭＯ８のゲ
ート酸化膜６０となる。続いて、バイポーラトランジス
タのコレクタ領域としてのＮ型ウェル領域５６表面の所
定の場所に、イオン注入およびイオン注入後の熱処理に
より、Ｐ−不純物領域６１を形成する。
このＰ−不純物領域６１は、バイポーラトランジスタの
内部ベース領域となる。なおこのとき、ＭＯＳの閾値合
わせ込みおよびショートチャネル効果改善のためのイオ
ン注入を行なってもよい（第２図（ａ））。
内部ベース領域となる。なおこのとき、ＭＯＳの閾値合
わせ込みおよびショートチャネル効果改善のためのイオ
ン注入を行なってもよい（第２図（ａ））。
次いで、全面に多結晶シリコン層を堆積させ、燐Ｐの拡
散を行った後、さらに全面にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）膜を堆積させ
る。
散を行った後、さらに全面にＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）膜を堆積させ
る。
そしてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃ
ｈｉｎｇ）法を用いて、ＣＶＤ膜および多結晶シリコン
層を順次パターニングし、ゲート酸化膜６０上の所定の
場所に、多結晶シリコン層からなるゲート電極６２およ
びイオン注入に対するマスクとしてのＣＶＤ膜６３を形
成する。続いて全面にレジストを塗布した後、ＣＭＯ８
のＮチャネル型トランジスタの素子領域上のレジストの
みを除去する。そして残存させたレジスト（図示せず）
と、フィールド酸化膜５７と、ＣＶＤ膜６３およびゲー
ト電極６２とをマスクとしてイオン注入を行ない、Ｐ型
エピタキシャル層５４表面により低濃度のＮ−不純物領
域６４を形成する。このＮ−不純物領域６４は、ＣＭＯ
３のＮチャネル型トランジスタにＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を形成するための
ものである。
ｈｉｎｇ）法を用いて、ＣＶＤ膜および多結晶シリコン
層を順次パターニングし、ゲート酸化膜６０上の所定の
場所に、多結晶シリコン層からなるゲート電極６２およ
びイオン注入に対するマスクとしてのＣＶＤ膜６３を形
成する。続いて全面にレジストを塗布した後、ＣＭＯ８
のＮチャネル型トランジスタの素子領域上のレジストの
みを除去する。そして残存させたレジスト（図示せず）
と、フィールド酸化膜５７と、ＣＶＤ膜６３およびゲー
ト電極６２とをマスクとしてイオン注入を行ない、Ｐ型
エピタキシャル層５４表面により低濃度のＮ−不純物領
域６４を形成する。このＮ−不純物領域６４は、ＣＭＯ
３のＮチャネル型トランジスタにＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を形成するための
ものである。
次いで、全面にレジストを塗布した後、バイポーラトラ
ンジスタの素子領域の所定の場所およびＣＭＯ３のＰチ
ャネル型トランジスタの素子領域上のレジストを除去す
る。そして残存させたレジスト６５と、フィールド酸化
膜５７と、ＣＶＤ膜６３およびゲート電極６２とをマス
クとしてイオン注入を行ない、ＣＭＯ８のＰチャネル型
トランジスタの素子領域のＮ型ウェル領域５５表面およ
びバイポーラトランジスタの内部ベース領域としてのＰ
−不純物領域６１表面に、それぞれビ不純物領域６６．
６７を形成する。ピ不純物領域６６はＣＭＯ８のＰチャ
ネル型トランジスタのソース領域およびドレイン領域と
なり、ピ不純物領域６７はバイポーラトランジスタの外
部ベース領域となる（第２図（ｂ））。
ンジスタの素子領域の所定の場所およびＣＭＯ３のＰチ
ャネル型トランジスタの素子領域上のレジストを除去す
る。そして残存させたレジスト６５と、フィールド酸化
膜５７と、ＣＶＤ膜６３およびゲート電極６２とをマス
クとしてイオン注入を行ない、ＣＭＯ８のＰチャネル型
トランジスタの素子領域のＮ型ウェル領域５５表面およ
びバイポーラトランジスタの内部ベース領域としてのＰ
−不純物領域６１表面に、それぞれビ不純物領域６６．
６７を形成する。ピ不純物領域６６はＣＭＯ８のＰチャ
ネル型トランジスタのソース領域およびドレイン領域と
なり、ピ不純物領域６７はバイポーラトランジスタの外
部ベース領域となる（第２図（ｂ））。
次いで、全面にＣＶＤ膜を堆積させた後、ＲＩＥ法を用
いて全面をエツチングし、ゲート電極６２側面にスペー
サーとしてのＣＶＤ膜６８を残存させる。そして全面に
レジストを塗布した後、バイポーラトランジスタの素子
領域の所定の場所およびＣＭＯＳのＮチャネル型トラン
ジスタの素子領域上のレジストを除去する。そして残存
させたレジスト６９と、フィールド酸化膜５７と、ＣＶ
Ｄ膜６３およびゲート電極６２と、ゲート電極６２側面
のスペーサーとしてのＣＶＤ膜６８とをマスクとしてイ
オン注入を行ない、ＣＭＯ８のＮチャネル型トランジス
タの素子領域のＮ−不純物領域６４表面とバイポーラト
ランジスタのベース領域としてのＰ−不純物領域６１表
面およびＮ＋不純物領域５８表面に、それぞれＮ 不純
物領域７０，７１．７２を形成する。Ｎ 不純物領域７
０はＣＭＯ３のＮチャネル型トランジスタのソース領域
およびドレイン領域であり、Ｎ＋不純物領域７１はバイ
ポーラトランジスタのエミッタ領域であり、Ｎ＋不純物
領域７２はバイポーラトランジスタのコンタクト取出し
領域である（第２図（Ｃ））。
いて全面をエツチングし、ゲート電極６２側面にスペー
サーとしてのＣＶＤ膜６８を残存させる。そして全面に
レジストを塗布した後、バイポーラトランジスタの素子
領域の所定の場所およびＣＭＯＳのＮチャネル型トラン
ジスタの素子領域上のレジストを除去する。そして残存
させたレジスト６９と、フィールド酸化膜５７と、ＣＶ
Ｄ膜６３およびゲート電極６２と、ゲート電極６２側面
のスペーサーとしてのＣＶＤ膜６８とをマスクとしてイ
オン注入を行ない、ＣＭＯ８のＮチャネル型トランジス
タの素子領域のＮ−不純物領域６４表面とバイポーラト
ランジスタのベース領域としてのＰ−不純物領域６１表
面およびＮ＋不純物領域５８表面に、それぞれＮ 不純
物領域７０，７１．７２を形成する。Ｎ 不純物領域７
０はＣＭＯ３のＮチャネル型トランジスタのソース領域
およびドレイン領域であり、Ｎ＋不純物領域７１はバイ
ポーラトランジスタのエミッタ領域であり、Ｎ＋不純物
領域７２はバイポーラトランジスタのコンタクト取出し
領域である（第２図（Ｃ））。
次いで、図示はしないが、通常のＬＳＩ製造工程と同様
に、層間絶縁層の堆積、コンタクトホールの開孔、金属
配線層の形成等を行ない、半導体基板表面に縦型ＮＰＮ
バイポーラトランジスタとＣＭＯ８）ランジスタとが共
存する半導体装置を完成させる。
に、層間絶縁層の堆積、コンタクトホールの開孔、金属
配線層の形成等を行ない、半導体基板表面に縦型ＮＰＮ
バイポーラトランジスタとＣＭＯ８）ランジスタとが共
存する半導体装置を完成させる。
（発明が解決しようとする問題点）
ＣＭＯ８型素子の微細化に伴い、特にＰチャネルトラン
ジスタにおけるショートチャネル効果が問題となり、そ
の対策としてＮチャネルトランジスタにおけるＬＤＤ構
造と同様にＰチャネルトランジスタにもＬＤＤ構造を採
用することが必須となっている。しかしながら従来のバ
イポーラ型素子とＣＭＯ８型素子との共存型半導体装置
の製造においては、ＰチャネルトランジスタにＬＤＤ構
造を形成することがコスト上困難であった。
ジスタにおけるショートチャネル効果が問題となり、そ
の対策としてＮチャネルトランジスタにおけるＬＤＤ構
造と同様にＰチャネルトランジスタにもＬＤＤ構造を採
用することが必須となっている。しかしながら従来のバ
イポーラ型素子とＣＭＯ８型素子との共存型半導体装置
の製造においては、ＰチャネルトランジスタにＬＤＤ構
造を形成することがコスト上困難であった。
また、従来のバイポーラ型素子とＣＭＯＳ型素子との共
存型半導体装置は通常のＣＭＯＳプロセスにバイポーラ
トランジスタを作り込むために、Ｎ 不純物理め込み層
５２．５３、Ｐ型エピタキシャル層５４、コレクタ領域
の取出しとコレクタ抵抗の低減のためのＮ＋不純物領域
５８、ベース領域としてのＰ−不純物領域６１の形成が
追加されるため、工程上のコストが高くなるという問題
があった。このため、工程の共有化を行ない、コストの
低減を図ることが求められている。
存型半導体装置は通常のＣＭＯＳプロセスにバイポーラ
トランジスタを作り込むために、Ｎ 不純物理め込み層
５２．５３、Ｐ型エピタキシャル層５４、コレクタ領域
の取出しとコレクタ抵抗の低減のためのＮ＋不純物領域
５８、ベース領域としてのＰ−不純物領域６１の形成が
追加されるため、工程上のコストが高くなるという問題
があった。このため、工程の共有化を行ない、コストの
低減を図ることが求められている。
本発明は上記事情を考慮してなされたもので、ＭＯＳト
ランジスタのショートチャネル効果を押さえると共に工
程の増加を押さえることにより、高速かつ低消費電力で
あると共に低コストである半導体装置の製造方法を提供
することを目的とする。
ランジスタのショートチャネル効果を押さえると共に工
程の増加を押さえることにより、高速かつ低消費電力で
あると共に低コストである半導体装置の製造方法を提供
することを目的とする。
［発明の構成コ
（問題を解決するための手段）
半導体基板表面にバイポーラ型素子とＭＯ８型素子とが
共存する半導体装置の製造方法において、前記ＭＯ８型
素子のＬＤＤ構造を構成するトレイン領域のより低濃度
の第１の不純物領域と前記バイポーラ型素子の内部ベー
ス領域とを同一工程により形成することを特徴とする。
共存する半導体装置の製造方法において、前記ＭＯ８型
素子のＬＤＤ構造を構成するトレイン領域のより低濃度
の第１の不純物領域と前記バイポーラ型素子の内部ベー
ス領域とを同一工程により形成することを特徴とする。
また、前記ＭＯ８型素子がＣＭＯ８型素子の片方である
場合、前記ＣＭＯ８型素子のＰチャネル型トランジスタ
のＬＤＤ構造を構成する前記ドレイン領域のより高濃度
の第２の不純物領域と前記バイポーラ型素子の外部ベー
ス領域とを同一工程により形成し、前記ＣＭＯ８型素子
のＮチャネル型トランジスタのＬＤＤ構造を構成する前
記ドレイン領域のより高濃度の第３の不純物領域と前記
バイポーラ型素子のエミッタ領域とを同一工程により形
成することを特徴とする。
場合、前記ＣＭＯ８型素子のＰチャネル型トランジスタ
のＬＤＤ構造を構成する前記ドレイン領域のより高濃度
の第２の不純物領域と前記バイポーラ型素子の外部ベー
ス領域とを同一工程により形成し、前記ＣＭＯ８型素子
のＮチャネル型トランジスタのＬＤＤ構造を構成する前
記ドレイン領域のより高濃度の第３の不純物領域と前記
バイポーラ型素子のエミッタ領域とを同一工程により形
成することを特徴とする。
（作 用）
本発明により、半導体基板表面に共存して形成されるバ
イポーラ型素子とＬＤＤ構造を有するＭＯ８型素子ある
いはＣＭＯ８型素子との工程が共有化される。
イポーラ型素子とＬＤＤ構造を有するＭＯ８型素子ある
いはＣＭＯ８型素子との工程が共有化される。
（実施例）
本発明の一実施例による半導体装置の製造方法を第１図
を用いて説明する。Ｐ型シリコン基板からなる半導体基
板１１上の所定の場所に選択的にＮ＋不純物理め込み層
１２．１３を形成した後、全面に例えばＰ型エピタキシ
ャル層１４を成長させる。そしてＮ＋不純物理め込み層
１２．１３上のＰ型エピタキシャル層１４にＮ型ウェル
領域１５．１６を形成し、Ｎ＋不純物理め込み層１２゜
１３とＮ型ウェル領域１５．１６とをそれぞれ接続させ
る。こうしてＮ型ウェル領域１５は０ＭＯ８のＰチャネ
ル型トランジスタを形成する素子領域となり、このＮ型
ウェル領域１５に隣接＝ １１− するＰ型エピタキシャル層１４は０ＭＯ８のＮチャネル
型トランジスタを形成する素子領域となり、さらにＮ型
ウェル領域１６はバイポーラトランジスタを形成する素
子領域、すなわち縦型ＮＰＮバイポーラトランジスタの
コレクタ領域となる。このとき必要に応じて、ＣＭＯ３
のＮチャネル型トランジスタの素子領域となるＰ型エピ
タキシャル層１４にＰ型ウェル領域を形成してもよいが
、本実施例においては採用していない。
を用いて説明する。Ｐ型シリコン基板からなる半導体基
板１１上の所定の場所に選択的にＮ＋不純物理め込み層
１２．１３を形成した後、全面に例えばＰ型エピタキシ
ャル層１４を成長させる。そしてＮ＋不純物理め込み層
１２．１３上のＰ型エピタキシャル層１４にＮ型ウェル
領域１５．１６を形成し、Ｎ＋不純物理め込み層１２゜
１３とＮ型ウェル領域１５．１６とをそれぞれ接続させ
る。こうしてＮ型ウェル領域１５は０ＭＯ８のＰチャネ
ル型トランジスタを形成する素子領域となり、このＮ型
ウェル領域１５に隣接＝ １１− するＰ型エピタキシャル層１４は０ＭＯ８のＮチャネル
型トランジスタを形成する素子領域となり、さらにＮ型
ウェル領域１６はバイポーラトランジスタを形成する素
子領域、すなわち縦型ＮＰＮバイポーラトランジスタの
コレクタ領域となる。このとき必要に応じて、ＣＭＯ３
のＮチャネル型トランジスタの素子領域となるＰ型エピ
タキシャル層１４にＰ型ウェル領域を形成してもよいが
、本実施例においては採用していない。
次いで、各素子領域間の素子分離領域にフィールド酸化
膜１７を選択的に形成し、各素子領域を分離する。そし
てバイポーラトランジスタのコレクタ領域としてのＮ型
ウェル領域１６の所定の場所にＮ＋不純物領域１８を形
成し、Ｎ＋不純物理め込み層１３とＮ＋不純物領域１８
とを接続させる。このＮ＋不純物領域］８は、バイポー
ラトランジスタのコレクタ領域の取出しおよびコレクタ
抵抗の低減のためのものである。
膜１７を選択的に形成し、各素子領域を分離する。そし
てバイポーラトランジスタのコレクタ領域としてのＮ型
ウェル領域１６の所定の場所にＮ＋不純物領域１８を形
成し、Ｎ＋不純物理め込み層１３とＮ＋不純物領域１８
とを接続させる。このＮ＋不純物領域］８は、バイポー
ラトランジスタのコレクタ領域の取出しおよびコレクタ
抵抗の低減のためのものである。
次いで、熱酸化を行ない、全面にシリコン酸化膜１９を
形成する。このシリコン酸化膜１つは、０ＭＯ８のＮチ
ャネル型トランジスタおよびＰチャネル型トランジスタ
の素子領域となるＰ型エピタキシャル層１４上およびＮ
型ウェル領域１５上においては、それぞれＣＭＯ３のゲ
ート酸化膜２０となる（第１図（ａ））。図面上特に図
示していないが、続いてＭＯＳの閾値合わせ込みおよび
バンチスルー防止のために、イオン注入を行なう。
形成する。このシリコン酸化膜１つは、０ＭＯ８のＮチ
ャネル型トランジスタおよびＰチャネル型トランジスタ
の素子領域となるＰ型エピタキシャル層１４上およびＮ
型ウェル領域１５上においては、それぞれＣＭＯ３のゲ
ート酸化膜２０となる（第１図（ａ））。図面上特に図
示していないが、続いてＭＯＳの閾値合わせ込みおよび
バンチスルー防止のために、イオン注入を行なう。
次いで、全面に多結晶シリコン層を堆積させ、燐Ｐの拡
散を行った後、さらに全面にＣＶＤ膜を堆積させる。そ
してＲＩＥ法を用いて、ＣＶＤ膜および多結晶シリコン
層を順次パターニングし、ゲート酸化膜２０上の所定の
場所に、多結晶シリコン層からなるゲート電極２１およ
びイオン注入に対するマスクとしてのＣＶＤ膜２２を形
成する（第１図（ｂ））。
散を行った後、さらに全面にＣＶＤ膜を堆積させる。そ
してＲＩＥ法を用いて、ＣＶＤ膜および多結晶シリコン
層を順次パターニングし、ゲート酸化膜２０上の所定の
場所に、多結晶シリコン層からなるゲート電極２１およ
びイオン注入に対するマスクとしてのＣＶＤ膜２２を形
成する（第１図（ｂ））。
続いて全面にレジストを塗布した後、０ＭＯ８のＮチャ
ネル型トランジスタの素子領域上のレジストのみを除去
する。そして残存させたレジスト（図示せず）と、フィ
ールド酸化膜１７と、ＣＶＤ膜２２およびゲート電極２
１とをマスクとしてイオン注入を行ない、Ｐ型エピタキ
シャル層１４表面により低濃度のＮ−不純物領域２３を
形成する。このＮ−不純物領域２３は、ＣＭＯ３のＮチ
ャネル型トランジスタにＬＤＤ構造を形成するためのも
のである。
ネル型トランジスタの素子領域上のレジストのみを除去
する。そして残存させたレジスト（図示せず）と、フィ
ールド酸化膜１７と、ＣＶＤ膜２２およびゲート電極２
１とをマスクとしてイオン注入を行ない、Ｐ型エピタキ
シャル層１４表面により低濃度のＮ−不純物領域２３を
形成する。このＮ−不純物領域２３は、ＣＭＯ３のＮチ
ャネル型トランジスタにＬＤＤ構造を形成するためのも
のである。
次いで、全面にレジストを塗布した後、バイポーラトラ
ンジスタのコレクタ領域としてのＮ型ウェル領域１６上
および０ＭＯ８のＰチャネル型トランジスタの素子領域
上のレジストを除去する。
ンジスタのコレクタ領域としてのＮ型ウェル領域１６上
および０ＭＯ８のＰチャネル型トランジスタの素子領域
上のレジストを除去する。
そして残存させたレジスト２４と、フィールド酸化膜１
７と、ＣＶＤ膜２２およびゲート電極２１とをマスクと
してイオン注入を行ない、０ＭＯ８のＰチャネル型トラ
ンジスタの素子領域のＮ型ウェル領域１５表面およびバ
イポーラトランジスタの素子領域のＮ型ウェル領域１６
表面に、より低濃度のＰ−不純物領域２５．２６をそれ
ぞれ形成する。このときのイオン注入は、ボロンＢイオ
ンを濃度５ Ｘ １０”’ｃ ｍ−”、加速度２５ｋｅ
Ｖの条件で注入した。Ｐ−不純物領域２５は０ＭＯ８の
Ｐチャネル型トランジスタにＬＤＤ構造を形成するため
のものであり、Ｐ−不純物領域２６はバイポーラトラン
ジスタの内部ベース領域となる（第１図（Ｃ））。
７と、ＣＶＤ膜２２およびゲート電極２１とをマスクと
してイオン注入を行ない、０ＭＯ８のＰチャネル型トラ
ンジスタの素子領域のＮ型ウェル領域１５表面およびバ
イポーラトランジスタの素子領域のＮ型ウェル領域１６
表面に、より低濃度のＰ−不純物領域２５．２６をそれ
ぞれ形成する。このときのイオン注入は、ボロンＢイオ
ンを濃度５ Ｘ １０”’ｃ ｍ−”、加速度２５ｋｅ
Ｖの条件で注入した。Ｐ−不純物領域２５は０ＭＯ８の
Ｐチャネル型トランジスタにＬＤＤ構造を形成するため
のものであり、Ｐ−不純物領域２６はバイポーラトラン
ジスタの内部ベース領域となる（第１図（Ｃ））。
次いで、全面にＣＶＤ膜を堆積させた後、ＲＩＥ法を用
いて全面をエツチングし、ゲート電極２１側面にスペー
サーとしてのＣＶＤ膜２７を残存させる。そして全面に
レジストを塗布した後、バイポーラトランジスタの内部
ベース領域としてのＰ−不純物領域上および６ＭＯ８の
Ｐチャネル型トランジスタの素子領域上のレジストを除
去する。そして残存させたレジスト２８と、フィールド
酸化膜１７と、ＣＶＤ膜２２およびゲート電極２１と、
ゲート電極２１側面のスペーサーとしてのＣＶＤ膜２７
とをマスクとしてイオン注入を行ない、６ＭＯ８のＰチ
ャネル型トランジスタの素子領域のＰ−不純物領域２５
およびバイポーラトランジスタの素子領域のＰ−不純物
領域２６に、それぞれＰ＋不純物領域２９．３０を形成
する。
いて全面をエツチングし、ゲート電極２１側面にスペー
サーとしてのＣＶＤ膜２７を残存させる。そして全面に
レジストを塗布した後、バイポーラトランジスタの内部
ベース領域としてのＰ−不純物領域上および６ＭＯ８の
Ｐチャネル型トランジスタの素子領域上のレジストを除
去する。そして残存させたレジスト２８と、フィールド
酸化膜１７と、ＣＶＤ膜２２およびゲート電極２１と、
ゲート電極２１側面のスペーサーとしてのＣＶＤ膜２７
とをマスクとしてイオン注入を行ない、６ＭＯ８のＰチ
ャネル型トランジスタの素子領域のＰ−不純物領域２５
およびバイポーラトランジスタの素子領域のＰ−不純物
領域２６に、それぞれＰ＋不純物領域２９．３０を形成
する。
Ｐ＋不純物領域２つはＣＭＯ３のＰチャネル型トランジ
スタのソース領域およびドレイン領域とな、すＰ 不純
物領域３０はバイポーラトランジスタの外部ベース領域
となる（第１図（ｄ））。
スタのソース領域およびドレイン領域とな、すＰ 不純
物領域３０はバイポーラトランジスタの外部ベース領域
となる（第１図（ｄ））。
次いで、全面にレジストを塗布した後、バイポーラトラ
ンジスタの素子領域の所定の場所および６ＭＯ８のＮチ
ャネル型トランジスタの素子領域上のレジストを除去す
る。そして残存させたレジスト３１と、フィールド酸化
膜１７と、ＣＶＤ膜２２およびゲート電極２１と、ゲー
ト電極２１側面のスペーサーとしてのＣＶＤ膜２７とを
マスクとしてイオン注入を行ない、６ＭＯ８のＮチャネ
ル型トランジスタの素子領域のＮ−不純物領域２３とバ
イポーラトランジスタの素子領域のＰ−不純物領域２６
表面およびＮ＋不純物領域１８表面とに、それぞれＮ＋
不純物領域３２． ３３゜３４を形成する。Ｎ＋不純物
領域３２は６ＭＯ８のＮチャネル型トランジスタのソー
ス領域およびドレイン領域となり、Ｎ＋不純物領域３３
はバイポーラトランジスタのエミッタ領域となり、Ｎ＋
不純物領域３４はバイポーラトランジスタのコレフタコ
ンタクト取出し領域となる （第１図（ｅ））。
ンジスタの素子領域の所定の場所および６ＭＯ８のＮチ
ャネル型トランジスタの素子領域上のレジストを除去す
る。そして残存させたレジスト３１と、フィールド酸化
膜１７と、ＣＶＤ膜２２およびゲート電極２１と、ゲー
ト電極２１側面のスペーサーとしてのＣＶＤ膜２７とを
マスクとしてイオン注入を行ない、６ＭＯ８のＮチャネ
ル型トランジスタの素子領域のＮ−不純物領域２３とバ
イポーラトランジスタの素子領域のＰ−不純物領域２６
表面およびＮ＋不純物領域１８表面とに、それぞれＮ＋
不純物領域３２． ３３゜３４を形成する。Ｎ＋不純物
領域３２は６ＭＯ８のＮチャネル型トランジスタのソー
ス領域およびドレイン領域となり、Ｎ＋不純物領域３３
はバイポーラトランジスタのエミッタ領域となり、Ｎ＋
不純物領域３４はバイポーラトランジスタのコレフタコ
ンタクト取出し領域となる （第１図（ｅ））。
次いで、図示はしないが、通常のＬＳＩ製造工程と同様
に、層間絶縁層の堆積、コンタクトホールの開孔、金属
配線層の形成等を行なう。そしてこのようにして縦型Ｎ
ＰＮバイポーラトランジスタと６ＭＯ８）ランジスタと
が共存する半導体装置を完成させる。
に、層間絶縁層の堆積、コンタクトホールの開孔、金属
配線層の形成等を行なう。そしてこのようにして縦型Ｎ
ＰＮバイポーラトランジスタと６ＭＯ８）ランジスタと
が共存する半導体装置を完成させる。
このように本実施例によれば、ＣＭＯ８型素子のＮチャ
ネルトランジスタおよびＮチャネルトランジスタの両方
において容易にＬＤＤ構造を設けることができ、ショー
トチャネル効果を十分に抑制することができる。
ネルトランジスタおよびＮチャネルトランジスタの両方
において容易にＬＤＤ構造を設けることができ、ショー
トチャネル効果を十分に抑制することができる。
また、バイポーラ型素子とＣＭＯＳ型素子との共存型半
導体装置の製造工程において、バイポーラトランジスタ
の製造プロセスのコレクタ領域としてのＮ型ウェル領域
１６、内部ベース領域としてのＰ−不純物領域２６、外
部ベース領域としてのＰ 不純物領域３０、エミッタ領
域としてのＮ 不純物領域３３、コンタクト取出し領域
としてのＮ 不純物領域３４等を６ＭＯ８の製造プロセ
スと共有化された工程において形成することができ、バ
イポーラ型素子とＣＭＯ８型素子との共存による工程の
増加を抑制することができる。
導体装置の製造工程において、バイポーラトランジスタ
の製造プロセスのコレクタ領域としてのＮ型ウェル領域
１６、内部ベース領域としてのＰ−不純物領域２６、外
部ベース領域としてのＰ 不純物領域３０、エミッタ領
域としてのＮ 不純物領域３３、コンタクト取出し領域
としてのＮ 不純物領域３４等を６ＭＯ８の製造プロセ
スと共有化された工程において形成することができ、バ
イポーラ型素子とＣＭＯ８型素子との共存による工程の
増加を抑制することができる。
［発明の効果］
以上の通り本発明によれば、半導体基板表面にバイポー
ラ型素子とＭＯ３型素子またはＣＭＯ３型素子とが共存
する半導体装置の製造において、ＭＯ３型素子またはＣ
ＭＯＳ型素子の高性能化を図ることができると共に、製
造コストの上昇を押さえることかできる。
ラ型素子とＭＯ３型素子またはＣＭＯ３型素子とが共存
する半導体装置の製造において、ＭＯ３型素子またはＣ
ＭＯＳ型素子の高性能化を図ることができると共に、製
造コストの上昇を押さえることかできる。
第１図は、本発明の一実施例による半導体装置の製造方
法を示す工程図、第２図は、従来の半導体装置の製造方
法を示す工程図である。 １．１．５１・・・半導体基板、１２，１Ｂ、５２゜５
３・・・Ｎ＋不純物理め込み層、１４．５４・・・Ｐ型
エピタキシャル層、１５，１６，５５．５６・・Ｎ型ウ
ェル領域、１７．５７・・・フィールド酸化膜、１８，
３２，３３，３４，５８，７０，７１゜７２・・・Ｎ＋
不純物領域、１９．５９・・・シリコン酸化膜、２０．
６０・・・ゲート酸化膜、２Ｌ ６２・・・ゲート電
極、２２，２７，６３．６８・・・ＣＶＤ膜、２３．６
４・・・Ｎ−不純物領域、２４，２８，３１゜６５．６
９・・・レジスト、２５，２６．６１・・・Ｐ−不純物
領域、２９，３０，６６．６７・・・Ｐ 不純物領域。 出願人代理人 佐 藤 −雄 ■ −
法を示す工程図、第２図は、従来の半導体装置の製造方
法を示す工程図である。 １．１．５１・・・半導体基板、１２，１Ｂ、５２゜５
３・・・Ｎ＋不純物理め込み層、１４．５４・・・Ｐ型
エピタキシャル層、１５，１６，５５．５６・・Ｎ型ウ
ェル領域、１７．５７・・・フィールド酸化膜、１８，
３２，３３，３４，５８，７０，７１゜７２・・・Ｎ＋
不純物領域、１９．５９・・・シリコン酸化膜、２０．
６０・・・ゲート酸化膜、２Ｌ ６２・・・ゲート電
極、２２，２７，６３．６８・・・ＣＶＤ膜、２３．６
４・・・Ｎ−不純物領域、２４，２８，３１゜６５．６
９・・・レジスト、２５，２６．６１・・・Ｐ−不純物
領域、２９，３０，６６．６７・・・Ｐ 不純物領域。 出願人代理人 佐 藤 −雄 ■ −
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面にバイポーラ型素子と ＭＯＳ型素子とが共存する半導体装置の製造方法におい
て、前記ＭＯＳ型素子のＬＤＤ構造を構成するドレイン
領域のより低濃度の第１の不純物領域と前記バイポーラ
型素子の内部ベース領域とを同一工程により形成するこ
とを特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の半導体装置の製造方法
において、前記ＭＯＳ型素子の前記第１の不純物領域と
前記バイポーラ型素子の前記内部ベース領域との形成を
不純物イオン注入技術によって行なうことを特徴とする
半導体装置の製造方法。 ３、特許請求の範囲第１項または第２項記載の半導体装
置の製造方法において、前記バイポーラ型素子がＮＰＮ
型トランジスタであり、前記ＭＯＳ型素子がＰチャネル
型トランジスタであることを特徴とする半導体装置の製
造方法。 ４、特許請求の範囲第１項ないし第３項のいずれかに記
載の半導体装置の製造方法において、前記ＭＯＳ型素子
がＣＭＯＳ型素子の一方であることを特徴とする半導体
装置の製造方法。 ５、特許請求の範囲第４項記載の半導体装置の製造方法
において、前記ＣＭＯＳ型素子のＰチャネル型トランジ
スタのＬＤＤ構造を構成する前記ドレイン領域のより高
濃度の第２の不純物領域と前記バイポーラ型素子の外部
ベース領域とを同一工程により形成し、前記ＣＭＯＳ型
素子のＮチャネル型トランジスタのＬＤＤ構造を構成す
る前記ドレイン領域のより高濃度の第３の不純物領域と
前記バイポーラ型素子のエミッタ領域とを同一工程によ
り形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31789487A JPH01158765A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31789487A JPH01158765A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158765A true JPH01158765A (ja) | 1989-06-21 |
| JPH0365024B2 JPH0365024B2 (ja) | 1991-10-09 |
Family
ID=18093240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31789487A Granted JPH01158765A (ja) | 1987-12-16 | 1987-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158765A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0452720A2 (en) * | 1990-04-02 | 1991-10-23 | National Semiconductor Corporation | A semiconductor structure and method of its manufacture |
| US5102811A (en) * | 1990-03-20 | 1992-04-07 | Texas Instruments Incorporated | High voltage bipolar transistor in BiCMOS |
| US5793085A (en) * | 1993-02-26 | 1998-08-11 | Sgs-Thomson Microelectronics S.R.L. | Bipolar transistor compatible with CMOS processes |
| KR100358571B1 (ko) * | 1999-12-31 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1987
- 1987-12-16 JP JP31789487A patent/JPH01158765A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102811A (en) * | 1990-03-20 | 1992-04-07 | Texas Instruments Incorporated | High voltage bipolar transistor in BiCMOS |
| EP0452720A2 (en) * | 1990-04-02 | 1991-10-23 | National Semiconductor Corporation | A semiconductor structure and method of its manufacture |
| EP0452720A3 (en) * | 1990-04-02 | 1994-10-26 | Nat Semiconductor Corp | A semiconductor structure and method of its manufacture |
| US5661046A (en) * | 1990-04-02 | 1997-08-26 | National Semiconductor Corporation | Method of fabricating BiCMOS device |
| US5793085A (en) * | 1993-02-26 | 1998-08-11 | Sgs-Thomson Microelectronics S.R.L. | Bipolar transistor compatible with CMOS processes |
| KR100358571B1 (ko) * | 1999-12-31 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365024B2 (ja) | 1991-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |