JPH02303035A - 半導体装置 - Google Patents
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- JPH02303035A JPH02303035A JP1121569A JP12156989A JPH02303035A JP H02303035 A JPH02303035 A JP H02303035A JP 1121569 A JP1121569 A JP 1121569A JP 12156989 A JP12156989 A JP 12156989A JP H02303035 A JPH02303035 A JP H02303035A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
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-
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はバイポーラトランジスタを含む半導体装置に関
する。
する。
（従来の技術）
バイポーラトランジスタとＣＭＯＳとを混載するＢｉ−
ＣＭＯＳに関し、本願出願人は先に特願昭６３−１７０
８８３を出願している。第４図を用いて特願昭８３−１
７０６８３に記載したＢｉ−ＣＭＯＳを説明する。
ＣＭＯＳに関し、本願出願人は先に特願昭６３−１７０
８８３を出願している。第４図を用いて特願昭８３−１
７０６８３に記載したＢｉ−ＣＭＯＳを説明する。
第４図において１はＰ型基板、２はＮ 埋め込み層、３
はＰ 埋め込み層、４はＮ型エピタキシャル層、５はＰ
ウェル領域、６はＮウェル領域。
はＰ 埋め込み層、４はＮ型エピタキシャル層、５はＰ
ウェル領域、６はＮウェル領域。
７はフィールド酸化膜、９はＮ÷拡散層、１３は多結晶
シリコン層、１４はゲート酸化膜、１５は不純物濃度の
低いｎ Ｍ ＯＳソース領域、１Ｂは不純物濃度の低い
ｎ Ｍ ＯＳドレイン領域、１７は９ＭＯｓソース領域
、１８は９ＭＯｓドレイン領域、１９は外部ベース領域
、２０はＣＶ Ｄ Ｓ ｉＯ２膜、２１は不純物濃度
の高いｎ Ｍ ＯＳソース領域、２２は不純物濃度の高
いｎＭＯｓドレイン領域、２４はベース領域、２Ｂはエ
ミッタ電極である多結晶シリコン層、３０はエミッタ領
域、３２は層間膜、３Ｂ、 ３７．３８はアルミニウム
配線である。
シリコン層、１４はゲート酸化膜、１５は不純物濃度の
低いｎ Ｍ ＯＳソース領域、１Ｂは不純物濃度の低い
ｎ Ｍ ＯＳドレイン領域、１７は９ＭＯｓソース領域
、１８は９ＭＯｓドレイン領域、１９は外部ベース領域
、２０はＣＶ Ｄ Ｓ ｉＯ２膜、２１は不純物濃度
の高いｎ Ｍ ＯＳソース領域、２２は不純物濃度の高
いｎＭＯｓドレイン領域、２４はベース領域、２Ｂはエ
ミッタ電極である多結晶シリコン層、３０はエミッタ領
域、３２は層間膜、３Ｂ、 ３７．３８はアルミニウム
配線である。
このようなり ｉ −ＣＭ ＯＳにおいては、コレクタ
であるＮ型エピタキシャル層４の不純物濃度が高いとエ
ミッタ３０とコレクタの耐圧が降下するという問題があ
った。この問題を解消する方法としてＮ型エピタキシャ
ル層４の不純物濃度を所定の不純物濃度より低くするこ
とが考えられる。
であるＮ型エピタキシャル層４の不純物濃度が高いとエ
ミッタ３０とコレクタの耐圧が降下するという問題があ
った。この問題を解消する方法としてＮ型エピタキシャ
ル層４の不純物濃度を所定の不純物濃度より低くするこ
とが考えられる。
コレクタの濃度とコレクターエミッタ耐圧（ベース開放
）の関係を第５図に示す。図に示されるようにコレクタ
の濃度Ｎ が低くなるとコレクタ−エミッタ耐圧ＢＶ
が上昇する。
）の関係を第５図に示す。図に示されるようにコレクタ
の濃度Ｎ が低くなるとコレクタ−エミッタ耐圧ＢＶ
が上昇する。
ＥＯ
しかしながらコレクタであるＮ型エピタキシャル層４の
不純物濃度が低いとＰウェル領域５と、ｎ型エピタキシ
ャル層４と、ベース２４とにより形成されるｐｎｐ寄生
トランジスタにおいてパンチスルーが起こりやすいとい
う問題があった。また、Ｎ型エピタキシャル層４の不純
物濃度が低いとＮ型エピタキシャル層４の抵抗が高くな
るという問題もあった。
不純物濃度が低いとＰウェル領域５と、ｎ型エピタキシ
ャル層４と、ベース２４とにより形成されるｐｎｐ寄生
トランジスタにおいてパンチスルーが起こりやすいとい
う問題があった。また、Ｎ型エピタキシャル層４の不純
物濃度が低いとＮ型エピタキシャル層４の抵抗が高くな
るという問題もあった。
以上詳述したように、第４図のＢｉ−ＣＭＯＳにおいて
はコレクタであるＮ型エピタキシャル層４の不純物濃度
が高いと、コレクターエミッタの耐圧が低下し、一方不
純物濃度が低いと寄生トランジスタのパンチスルーが起
こりやすく、コレクタが高抵抗化するという相反する問
題があった。
はコレクタであるＮ型エピタキシャル層４の不純物濃度
が高いと、コレクターエミッタの耐圧が低下し、一方不
純物濃度が低いと寄生トランジスタのパンチスルーが起
こりやすく、コレクタが高抵抗化するという相反する問
題があった。
（発明が解決しようとする課題）
本発明はエミッターコレクタ間の耐圧を良好に保持しな
がら寄生トランジスタのバンチスルー耐圧が高く、コレ
クタの抵抗が低い半導体装置を提供することを目的とす
る。
がら寄生トランジスタのバンチスルー耐圧が高く、コレ
クタの抵抗が低い半導体装置を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明の半導体装置は、半導体基板上に設けられた第２
導電型のエミッタ領域と、前記エミッタ領域を囲んで設
けられた第１導電型のベース領域と、前記ベース領域を
囲んで設けられた第２導電型の低濃度コレクタ領域と、
前記低濃度コレクタ領域下部に設けられた第２導電型の
高濃度コレクタ領域と、前記低濃度コレクタ領域に接し
第１導電型である逆導電型の領域とを具備し、前記エミ
ッタ領域と前記高濃度コレクタ領域に挟まれた前記低濃
度コレクタ領域の少なくとも一部の領域の不純物濃度よ
り前記ベース領域と前記逆導電型の領域に挟まれた前記
低濃度コレクタ領域の少なくとも一部の領域の不純物濃
度の方が高いように構成している。
導電型のエミッタ領域と、前記エミッタ領域を囲んで設
けられた第１導電型のベース領域と、前記ベース領域を
囲んで設けられた第２導電型の低濃度コレクタ領域と、
前記低濃度コレクタ領域下部に設けられた第２導電型の
高濃度コレクタ領域と、前記低濃度コレクタ領域に接し
第１導電型である逆導電型の領域とを具備し、前記エミ
ッタ領域と前記高濃度コレクタ領域に挟まれた前記低濃
度コレクタ領域の少なくとも一部の領域の不純物濃度よ
り前記ベース領域と前記逆導電型の領域に挟まれた前記
低濃度コレクタ領域の少なくとも一部の領域の不純物濃
度の方が高いように構成している。
（作用）
本発明においては、エミッタ領域とコレクタ領域とに挟
まれた低濃度コレクタ領域の少なくとも一部の領域の濃
度を低く設定しているため、高いエミッターコレクタ耐
圧を得ることができる。
まれた低濃度コレクタ領域の少なくとも一部の領域の濃
度を低く設定しているため、高いエミッターコレクタ耐
圧を得ることができる。
また、ベース領域と逆導電型領域とに挟まれた低濃度コ
レクタ領域の少なくとも一部の領域の濃度を高く設定し
ているため、ベース−コレクター逆導電型の領域により
構成される寄生トランジスタのバンチスルー耐圧を向上
させると共に、コレクタ抵抗を低くすることができる。
レクタ領域の少なくとも一部の領域の濃度を高く設定し
ているため、ベース−コレクター逆導電型の領域により
構成される寄生トランジスタのバンチスルー耐圧を向上
させると共に、コレクタ抵抗を低くすることができる。
（実施例）
第１図（ａ）乃至（ｇ）は本発明の一実施例の半導体装
置の製造方法を示す断面図である。同図（ａ）に示すよ
うに単結晶シリコンからなるＰ型の半導体基板１上のバ
イポーラトランジスタダとｐＭＯｓＭＯＳトランジスタ
置にリソグラフィー法とイオン注入法を用い、選択的に
Ｎ＋埋込み層２を形成する。この際、イオン注入には例
えばＡｓ（ヒ素）またはＳｂ（アンチモン）を用いる。
置の製造方法を示す断面図である。同図（ａ）に示すよ
うに単結晶シリコンからなるＰ型の半導体基板１上のバ
イポーラトランジスタダとｐＭＯｓＭＯＳトランジスタ
置にリソグラフィー法とイオン注入法を用い、選択的に
Ｎ＋埋込み層２を形成する。この際、イオン注入には例
えばＡｓ（ヒ素）またはＳｂ（アンチモン）を用いる。
次にリソグラフィー法とイオン注入法を用いてｎＭＯ５
）ランジスタ形成予定位置にＢ（ホウ素）をイオン注入
することによりＰ＋埋込み層３を形成する。この際Ｂの
イオン注入条件は例えば加速エネルギー１００Ｋ ｅ
Ｖ、ドーズ量１．５Ｘ １Ｇ１３ａｍ−２である。
）ランジスタ形成予定位置にＢ（ホウ素）をイオン注入
することによりＰ＋埋込み層３を形成する。この際Ｂの
イオン注入条件は例えば加速エネルギー１００Ｋ ｅ
Ｖ、ドーズ量１．５Ｘ １Ｇ１３ａｍ−２である。
この後同図（ｂ）に示すようにエピタキシャル成長法を
用いて半導体基板１上に、例えばＰ（リン）をＩ Ｘ
１０”ｃｍ−３程度含むＮ型エピタキシャル層４を形成
する。成長温度は例えば１１３０℃程度であり、層の厚
みは１．２μｍ程度とする。
用いて半導体基板１上に、例えばＰ（リン）をＩ Ｘ
１０”ｃｍ−３程度含むＮ型エピタキシャル層４を形成
する。成長温度は例えば１１３０℃程度であり、層の厚
みは１．２μｍ程度とする。
次に同図（ｅ）に示すように、リソグラフィー法を用い
てマスクを形成し、前記ｎ型エピタキシャル層４のｎＭ
Ｏｓ形成領域に、例えば１００Ｋ ｅ Ｖの加速エネル
ギー、６ Ｘ １０！２ｃｍ−２のドーズ量でＢイオン
をイオン注入することによりＰウェル領域５を選択的に
形成した後、マスクを除去する。続いてリソグラフィー
法によりイオン注入マスクを形成し、例えば１８０Ｋ
ｅ Ｖの加速エネルギー、５ Ｘ ｌｏ’ｃ■−２のド
ーズ量で、Ｐイオンをイオン注入して９ＭＯ３形成領域
及びエミッタ形成領域直下を除くバイポーラトランジス
タ形成領域に選択的にＮウェル領域６．６′を形成する
。
てマスクを形成し、前記ｎ型エピタキシャル層４のｎＭ
Ｏｓ形成領域に、例えば１００Ｋ ｅ Ｖの加速エネル
ギー、６ Ｘ １０！２ｃｍ−２のドーズ量でＢイオン
をイオン注入することによりＰウェル領域５を選択的に
形成した後、マスクを除去する。続いてリソグラフィー
法によりイオン注入マスクを形成し、例えば１８０Ｋ
ｅ Ｖの加速エネルギー、５ Ｘ ｌｏ’ｃ■−２のド
ーズ量で、Ｐイオンをイオン注入して９ＭＯ３形成領域
及びエミッタ形成領域直下を除くバイポーラトランジス
タ形成領域に選択的にＮウェル領域６．６′を形成する
。
次に図示しないがフィールド酸化膜７形成用のＳＥＮを
形成した後、適宜マスクを設け、ｐチャネルＭＯ８側に
は例えばＡｓまたはｓｂをイオン注入し、ｎチャネルＭ
ＯＳ側には例えばＢをイオン注入してフィールド酸化膜
形成領域にそれぞれフィールド反転防止用のイオン注入
領域８．８゛の形成を行なう。
形成した後、適宜マスクを設け、ｐチャネルＭＯ８側に
は例えばＡｓまたはｓｂをイオン注入し、ｎチャネルＭ
ＯＳ側には例えばＢをイオン注入してフィールド酸化膜
形成領域にそれぞれフィールド反転防止用のイオン注入
領域８．８゛の形成を行なう。
次にＭＯＳトランジスタどうし及び、ＭＯＳトランジス
タとバイポーラトランジスタとを分離するためのフィー
ルド酸化膜７を選択酸化法により形成する。
タとバイポーラトランジスタとを分離するためのフィー
ルド酸化膜７を選択酸化法により形成する。
続いてＮ 型拡散層９形成領域以外をマスクして、イオ
ン注入法を用いてＮ 埋込み層２に接続されるようにＮ
型拡散層９を形成する。この際イオン注入は例えばＡ
ｓまたはｓｂを用いる。
ン注入法を用いてＮ 埋込み層２に接続されるようにＮ
型拡散層９を形成する。この際イオン注入は例えばＡ
ｓまたはｓｂを用いる。
次に全面に膜厚が１５０人程度のダミーゲート酸化膜１
０を熱酸化法を用いて形成する。この後Ｐウェル領域５
．Ｎウェル領域６にそれぞれＮチャネルＭＯＳトランジ
スタ、ＰチャネルＭＯ８）ランジスタの閾値合わせ込み
用及び、バンチスルー防止用のチャネルイオン注入領域
１１．１２を形成する。
０を熱酸化法を用いて形成する。この後Ｐウェル領域５
．Ｎウェル領域６にそれぞれＮチャネルＭＯＳトランジ
スタ、ＰチャネルＭＯ８）ランジスタの閾値合わせ込み
用及び、バンチスルー防止用のチャネルイオン注入領域
１１．１２を形成する。
この時、前記ＮチャネルＭＯ８）ランジスタのチャネル
イオン注入領域１１は例えばＢイオンを２゜ＫｅＶの加
速エネルギー、４ Ｘ １ｏ１２ｃｓ＋−２のドーズ量
でイオン注入することにより形成する。また、前記Ｐチ
ャネルＭＯＳトランジスタのチャネルイオン注入領域１
２は、Ｂイオンの２０Ｋ ｅ Ｖの加速エネルギー、３
ｘ １０１１０１２ａのドーズ量でのイオン注入と、
Ｐイオンの２４０Ｋ ｅ Ｖの加速エネルギー、２ Ｘ
１０１２ｃ塵−２のドーズ量でのイオン注入からなる
２回のイオン注入により形成する。（同図（ｄ））続い
て、前記ダミーゲート酸化ＳｔＯを全面剥離した後、熱
酸化法を用いて表面に １５０人程度の厚みのゲート酸
化膜１３を形成する。さらに、ゲート酸化膜１３上にＣ
ＶＤ法（化学的気相成長法）を用いて多結晶シリコン層
を所定の厚みに堆積する。
イオン注入領域１１は例えばＢイオンを２゜ＫｅＶの加
速エネルギー、４ Ｘ １ｏ１２ｃｓ＋−２のドーズ量
でイオン注入することにより形成する。また、前記Ｐチ
ャネルＭＯＳトランジスタのチャネルイオン注入領域１
２は、Ｂイオンの２０Ｋ ｅ Ｖの加速エネルギー、３
ｘ １０１１０１２ａのドーズ量でのイオン注入と、
Ｐイオンの２４０Ｋ ｅ Ｖの加速エネルギー、２ Ｘ
１０１２ｃ塵−２のドーズ量でのイオン注入からなる
２回のイオン注入により形成する。（同図（ｄ））続い
て、前記ダミーゲート酸化ＳｔＯを全面剥離した後、熱
酸化法を用いて表面に １５０人程度の厚みのゲート酸
化膜１３を形成する。さらに、ゲート酸化膜１３上にＣ
ＶＤ法（化学的気相成長法）を用いて多結晶シリコン層
を所定の厚みに堆積する。
続いて、Ｐ拡散法を用いてこの多結晶シリコン層に不純
物を添加して低抵抗化する。次に、リソグラフィー法を
用いて上記多結晶シリコン層及びゲート酸化膜１３をバ
ターニングし、ＭＯＳトランジスタのゲート電極１４を
Ｐウェル領域５．上及びＮウェル領域６上に形成する。
物を添加して低抵抗化する。次に、リソグラフィー法を
用いて上記多結晶シリコン層及びゲート酸化膜１３をバ
ターニングし、ＭＯＳトランジスタのゲート電極１４を
Ｐウェル領域５．上及びＮウェル領域６上に形成する。
続いてＰウェル領域５以外をマスクしておき、前記フィ
ールド酸化膜７と前記ゲート電極１４をマスクにして８
０Ｋ ｅ Ｖの加速エネルギー４ｘｌＯ１３Ｃ１１−２
のドーズ量でＰウェル領域５にＰイオンをイオン注入し
て、Ｎ−型のソース領域１５とドレイン領域１８を形成
する。さらに、Ｎウェル領域６以外をマスクして同様に
５０ＫｅＶの加速エネルギー、５×１Ｏ１５ＣＩ−２の
ドーズ量でＢ Ｆ ２イオンをイオン注入して、Ｎウェ
ル領域６にＰ＋型のソース領域１７とドレイン領域１８
を形成する。また、この際同時にバイポーラ形成領域の
外部ベース領域１９も形成する。（同図（ｅ））次に、
図示しないが半導体基板表面にＣＶＤ法を用いてＣＶ
Ｄ Ｓ ｓ Ｏ２膜を２０００人の厚さに堆積し、続
いてＲＩＥ（反応性イオンエツチング法）等の異方性エ
ツチング技術によりこのＣＶＤ−５ｉＯ２膜をエツチン
グして、前記ゲート電極１４の側面にのみ残しＳ ｉＯ
２膜２０を形成する。
ールド酸化膜７と前記ゲート電極１４をマスクにして８
０Ｋ ｅ Ｖの加速エネルギー４ｘｌＯ１３Ｃ１１−２
のドーズ量でＰウェル領域５にＰイオンをイオン注入し
て、Ｎ−型のソース領域１５とドレイン領域１８を形成
する。さらに、Ｎウェル領域６以外をマスクして同様に
５０ＫｅＶの加速エネルギー、５×１Ｏ１５ＣＩ−２の
ドーズ量でＢ Ｆ ２イオンをイオン注入して、Ｎウェ
ル領域６にＰ＋型のソース領域１７とドレイン領域１８
を形成する。また、この際同時にバイポーラ形成領域の
外部ベース領域１９も形成する。（同図（ｅ））次に、
図示しないが半導体基板表面にＣＶＤ法を用いてＣＶ
Ｄ Ｓ ｓ Ｏ２膜を２０００人の厚さに堆積し、続
いてＲＩＥ（反応性イオンエツチング法）等の異方性エ
ツチング技術によりこのＣＶＤ−５ｉＯ２膜をエツチン
グして、前記ゲート電極１４の側面にのみ残しＳ ｉＯ
２膜２０を形成する。
そして、上記Ｐウェル領域５以外をマスクして表面に５
０Ｋ ｅ Ｖの加速エネルギー、５ Ｘ １０１５Ｃｓ
−２のドーズ量でＡｓイオンをイオン注入して、Ｎ＋＋
ソース領域２１及びＮ＋型トドレイン領域２２形成する
。これにより、いわゆるＬＤＤ構造のＮチャネルＭＯ８
）ランジスタが形成される。続いて、９００℃、０２雰
囲気中で３０分間の酸化を行い全面に後酸化膜２３を形
成する。さらに続いてリソグラフィー法を用いてマスク
を形成してバイポーラトランジスタのベース形成領域に
３０Ｋ ｅ Ｖの加速エネルギー、５ ｘ １Ｏ１３ｃ
Ｉｌ−２のドーズ量でＢＦ イ第ンをイオン注入し、
Ｐ型のベース領域２４を形成した後、マスクを除去する
。（同図（ｒ））次に全面にＣＶＤ法を用いたＣ Ｖ
Ｄ Ｓ ｉＯ２膜２５を２０００人の厚さに堆積し、
続いてこのＣＶＤ５ ｉｏ ２膜２５に対し、前記ベー
ス領域２４の表面に通じるコンタクトホール２６と前記
ＮチャネルＭＯＳトランジスタ側のＮ 型ドレイン領域
２２の表面に通じるコンタクトホール２７をそれぞれＲ
ＩＥ法を用いて開口する。この後、全面に多結晶シリコ
ン層を２０００人の厚さに堆積し、さらにリソグラフィ
ー法とＲＩＥ法を用いてバターニングを行い多結晶シリ
コン層２ｇ、２９．３１を残す。
０Ｋ ｅ Ｖの加速エネルギー、５ Ｘ １０１５Ｃｓ
−２のドーズ量でＡｓイオンをイオン注入して、Ｎ＋＋
ソース領域２１及びＮ＋型トドレイン領域２２形成する
。これにより、いわゆるＬＤＤ構造のＮチャネルＭＯ８
）ランジスタが形成される。続いて、９００℃、０２雰
囲気中で３０分間の酸化を行い全面に後酸化膜２３を形
成する。さらに続いてリソグラフィー法を用いてマスク
を形成してバイポーラトランジスタのベース形成領域に
３０Ｋ ｅ Ｖの加速エネルギー、５ ｘ １Ｏ１３ｃ
Ｉｌ−２のドーズ量でＢＦ イ第ンをイオン注入し、
Ｐ型のベース領域２４を形成した後、マスクを除去する
。（同図（ｒ））次に全面にＣＶＤ法を用いたＣ Ｖ
Ｄ Ｓ ｉＯ２膜２５を２０００人の厚さに堆積し、
続いてこのＣＶＤ５ ｉｏ ２膜２５に対し、前記ベー
ス領域２４の表面に通じるコンタクトホール２６と前記
ＮチャネルＭＯＳトランジスタ側のＮ 型ドレイン領域
２２の表面に通じるコンタクトホール２７をそれぞれＲ
ＩＥ法を用いて開口する。この後、全面に多結晶シリコ
ン層を２０００人の厚さに堆積し、さらにリソグラフィ
ー法とＲＩＥ法を用いてバターニングを行い多結晶シリ
コン層２ｇ、２９．３１を残す。
次に、上記多結晶シリコン層２９の一部をフォトレジス
ト等のマスクで覆い、上記多結晶シリコン層２８．２９
に対し５０Ｋ ｅ Ｖの加速エネルギー、５ＸｌＯ１５
ｃＩｌ−２のドーズ量でＡｓイオンをイオン注入した後
、マスクを除去する。この工程により前記ベース領域２
４の一部にＮ型のエミッタ領域３０を形成すると同時に
、多結晶シリコン層２８の電気抵抗を下げ、バイポーラ
トランジスタのエミッタ電極を形成する。また、同時に
多結晶シリコン層２９の一部を除いて、低抵抗化してＮ
チャネルＭＯＳトランジスタのドレイン配線を形成する
。この際、低抵抗化しない部分は高抵抗素子３１とする
。
ト等のマスクで覆い、上記多結晶シリコン層２８．２９
に対し５０Ｋ ｅ Ｖの加速エネルギー、５ＸｌＯ１５
ｃＩｌ−２のドーズ量でＡｓイオンをイオン注入した後
、マスクを除去する。この工程により前記ベース領域２
４の一部にＮ型のエミッタ領域３０を形成すると同時に
、多結晶シリコン層２８の電気抵抗を下げ、バイポーラ
トランジスタのエミッタ電極を形成する。また、同時に
多結晶シリコン層２９の一部を除いて、低抵抗化してＮ
チャネルＭＯＳトランジスタのドレイン配線を形成する
。この際、低抵抗化しない部分は高抵抗素子３１とする
。
続いて、全面にＣＶ Ｄ Ｓ ｉＯ２膜と絶縁膜であ
るＢＰＳＧ （ＢとＰを含んだシリコンガラス）膜とか
らなる層間膜３２を堆積して、表面の平坦化を行った後
、この層間膜３２に対してＲＩＥ法を用いて、前記エミ
ッタ電極としての多結晶シリコン層２８に通じるコンタ
クトホール３３及び前記ドレイン配線としての多結晶シ
リコン層２９に通じるコンタクトホール３４およびＰチ
ャネルＭＯＳトランジスタのソース領域１７に通じるコ
ンタクトホール３５を開口する。次に、全面に配線用の
アルミニウムを真空蒸着法等を用いて堆積し、さらに、
これをフォトリソグラフィー法とＲＩＥ法を用いてパタ
ーニングしてアルミニウム配線３８．３７．３８を形成
する。（同図（ｇ）） 本実施例によればベース領域２４とＰウェル領域５間の
低濃度コレクタ領域に比較的濃度の高いＮウェル領域６
゛を形成しているためベース領域２４と低濃度コレクタ
領域であるＮウェル領域６′とＰウェル領域５からなる
ｐｎｐ寄生バイポーラトランジスタのバンチスルーを防
止することができる。
るＢＰＳＧ （ＢとＰを含んだシリコンガラス）膜とか
らなる層間膜３２を堆積して、表面の平坦化を行った後
、この層間膜３２に対してＲＩＥ法を用いて、前記エミ
ッタ電極としての多結晶シリコン層２８に通じるコンタ
クトホール３３及び前記ドレイン配線としての多結晶シ
リコン層２９に通じるコンタクトホール３４およびＰチ
ャネルＭＯＳトランジスタのソース領域１７に通じるコ
ンタクトホール３５を開口する。次に、全面に配線用の
アルミニウムを真空蒸着法等を用いて堆積し、さらに、
これをフォトリソグラフィー法とＲＩＥ法を用いてパタ
ーニングしてアルミニウム配線３８．３７．３８を形成
する。（同図（ｇ）） 本実施例によればベース領域２４とＰウェル領域５間の
低濃度コレクタ領域に比較的濃度の高いＮウェル領域６
゛を形成しているためベース領域２４と低濃度コレクタ
領域であるＮウェル領域６′とＰウェル領域５からなる
ｐｎｐ寄生バイポーラトランジスタのバンチスルーを防
止することができる。
また、エミッタ領域３０の下部に設けられているＮ型エ
ピタキシャル層４の不純物濃度はＮウェル領域６′より
低いためエミッターコレクタ間の耐圧を良好に保持する
ことができる。
ピタキシャル層４の不純物濃度はＮウェル領域６′より
低いためエミッターコレクタ間の耐圧を良好に保持する
ことができる。
さらに、ベース２４とＮ＋型型数散層９間の低濃度コレ
クタ領域にＮ型エピタキシャル層４より不純物濃度の高
いＮウェル領域６″を形成しているためコレクタ抵抗を
減らすことができる。
クタ領域にＮ型エピタキシャル層４より不純物濃度の高
いＮウェル領域６″を形成しているためコレクタ抵抗を
減らすことができる。
さらに、上述の製造方法においてはｐＭＯｓ）ランジス
タのＮウェル領域６を形成する工程と、バイポーラトラ
ンジスタのＮ型エピタキシャル層４１；Ｎウェル領域６
′を形成する工程を同時に行なうことができ、工程数が
増加することはない。
タのＮウェル領域６を形成する工程と、バイポーラトラ
ンジスタのＮ型エピタキシャル層４１；Ｎウェル領域６
′を形成する工程を同時に行なうことができ、工程数が
増加することはない。
尚、Ｎウェル領域６と６′は同一濃度分布となっている
。
。
また、本実施例においてはｎｐｎ接合トランジスタのコ
レクタにＰ型頭域が接しているが、ｐｎｐ接合トランジ
スタのコレクタにｎ型領域が接している場合でも同様の
効果があるのは当然である。 第２図は本発明の半導体
装置の第２の実施例を示す。第１の実施例と同一の部分
は同一の符号をつけ説明を省略する。本実施例において
は第２図に示すように、バイポーラ部のコレクタの高濃
度Ｎウェル領域１０Ｂの部分をベースに接しないように
形成する。すなわち、低濃度コレクタ領域のベース領域
２４の下の部分は全てＮ型エピタキシャル層４となって
いる。本実施例を用いると、コレクタであるＮ型エピタ
キシャル層のジャンクション容量を第１の実施例より低
減することができ、しかも第１の実施例と同様に寄生ト
ランジスタのパンチスルーを防ぎ、コレクタの抵抗を低
減することができる。
レクタにＰ型頭域が接しているが、ｐｎｐ接合トランジ
スタのコレクタにｎ型領域が接している場合でも同様の
効果があるのは当然である。 第２図は本発明の半導体
装置の第２の実施例を示す。第１の実施例と同一の部分
は同一の符号をつけ説明を省略する。本実施例において
は第２図に示すように、バイポーラ部のコレクタの高濃
度Ｎウェル領域１０Ｂの部分をベースに接しないように
形成する。すなわち、低濃度コレクタ領域のベース領域
２４の下の部分は全てＮ型エピタキシャル層４となって
いる。本実施例を用いると、コレクタであるＮ型エピタ
キシャル層のジャンクション容量を第１の実施例より低
減することができ、しかも第１の実施例と同様に寄生ト
ランジスタのパンチスルーを防ぎ、コレクタの抵抗を低
減することができる。
第３図に本発明の第３の実施例を示す。本実施例におい
ては、同図に示すようにバイポーラトランジスタのＮ型
エピタキシャル層４の表面にフィールドＮ−領域４０を
形成する。本実施例の半導体装置の製造方法を第１の実
施例の第１図を用いて説明する。
ては、同図に示すようにバイポーラトランジスタのＮ型
エピタキシャル層４の表面にフィールドＮ−領域４０を
形成する。本実施例の半導体装置の製造方法を第１の実
施例の第１図を用いて説明する。
同図（ａ） 、 （ｂ）の工程を行なった後、同図（ｅ
）に示すバイポーラトランジスタ形成領域へのＮウェル
領域６゛形成を行なわず、同図（ｄ）に示すＰチャネル
ＭＯＳトランジスタ領域へイオン注入法を用いて、フィ
ールド反転防止用のイオン注入領域８を形成する際、同
時にバイポーラトランジスタ領域のベース形成部分およ
び、Ｎ 拡散層９を除いたＮＷエピタキシャル層４ヘイ
オン注入を行ないフィールドＮ−領域４０を形成する。
）に示すバイポーラトランジスタ形成領域へのＮウェル
領域６゛形成を行なわず、同図（ｄ）に示すＰチャネル
ＭＯＳトランジスタ領域へイオン注入法を用いて、フィ
ールド反転防止用のイオン注入領域８を形成する際、同
時にバイポーラトランジスタ領域のベース形成部分およ
び、Ｎ 拡散層９を除いたＮＷエピタキシャル層４ヘイ
オン注入を行ないフィールドＮ−領域４０を形成する。
この後、マスクを除去して第１の実施例と同様の工程を
行なう。
行なう。
本実施例を用いると、第２の実施例と同様にコレクタの
ジャンクシュン容量を低減することができる。また、寄
生トランジスタのバンチスルー耐圧を上げコレクタの抵
抗を減らすことができる。
ジャンクシュン容量を低減することができる。また、寄
生トランジスタのバンチスルー耐圧を上げコレクタの抵
抗を減らすことができる。
［発明の効果］
本発明を用いると、コレクターエミッタ耐圧（ベース開
放）を低下させることなく、寄生バイポーラトランジス
タのパンチスルーを防止した半導体装置を得ることがで
きる。
放）を低下させることなく、寄生バイポーラトランジス
タのパンチスルーを防止した半導体装置を得ることがで
きる。
第１図は本発明の第１の実施例の構成を得る工程図、第
２図は本発明の第２の実施例を示す半導体装置の断面図
、第３図は本発明の第３の実施例を示す半導体装置の断
面図、第４図は従来の半導体装置の構成を示す断面図、
第５図はコレクターエミッタ耐圧と不純物濃度の関係を
示す図である。 １・・・半導体基、板、 ２・・・Ｎ 埋込み層。 ３・・・Ｐ＋埋め込み層、４・・・Ｎ型エピタキシャル
層。 ５・・・Ｐウェル領域、 ６・・・Ｎウェル領域。 ６″・・・Ｎウェル領域、７・・・フィールド酸化膜。 ８・・・イオン注入領域（ＰＭＯ８）。 ８′・・・イオン注入領域（ｎＭＯ５）。 ９・・・Ｎ＋型型数散層 １０・・・ダミーゲート酸
化膜。 １１．１２・・・チャネルイオン注入領域。 １３・・・ゲート酸化膜、 １４・・・多結晶シリコ
ン層。 １５・・・Ｎ−型ソース領域。 １６・・・Ｎ″″型ドリドレイン領 域７・・・ソース領域、１８・・・ドレイン領域。 工９・・・外部ベース領域、２０・・・Ｓ ｌ ０２膜
。 ２１・・・Ｎ 型ソース領域。 ２２・・・Ｎ 型ドレイン領域。 ２３・・・後酸化膜、２４・・・ベース領域。 ２５−ＣＶＤ−５ｉ Ｏ２膜。 ２６．２７．３３．３４．３５・・・コンタクトホール
。 ２８・・・多結晶シリコン層、２９・・・多結晶シリコ
ン層。 ３０・・・エミッタ領域、３１・・・高抵抗素子。 ３２・・・層間膜、 ３Ｂ、３７．３８・・・アルミ
ニウム配線。 ￥２図 第３図
２図は本発明の第２の実施例を示す半導体装置の断面図
、第３図は本発明の第３の実施例を示す半導体装置の断
面図、第４図は従来の半導体装置の構成を示す断面図、
第５図はコレクターエミッタ耐圧と不純物濃度の関係を
示す図である。 １・・・半導体基、板、 ２・・・Ｎ 埋込み層。 ３・・・Ｐ＋埋め込み層、４・・・Ｎ型エピタキシャル
層。 ５・・・Ｐウェル領域、 ６・・・Ｎウェル領域。 ６″・・・Ｎウェル領域、７・・・フィールド酸化膜。 ８・・・イオン注入領域（ＰＭＯ８）。 ８′・・・イオン注入領域（ｎＭＯ５）。 ９・・・Ｎ＋型型数散層 １０・・・ダミーゲート酸
化膜。 １１．１２・・・チャネルイオン注入領域。 １３・・・ゲート酸化膜、 １４・・・多結晶シリコ
ン層。 １５・・・Ｎ−型ソース領域。 １６・・・Ｎ″″型ドリドレイン領 域７・・・ソース領域、１８・・・ドレイン領域。 工９・・・外部ベース領域、２０・・・Ｓ ｌ ０２膜
。 ２１・・・Ｎ 型ソース領域。 ２２・・・Ｎ 型ドレイン領域。 ２３・・・後酸化膜、２４・・・ベース領域。 ２５−ＣＶＤ−５ｉ Ｏ２膜。 ２６．２７．３３．３４．３５・・・コンタクトホール
。 ２８・・・多結晶シリコン層、２９・・・多結晶シリコ
ン層。 ３０・・・エミッタ領域、３１・・・高抵抗素子。 ３２・・・層間膜、 ３Ｂ、３７．３８・・・アルミ
ニウム配線。 ￥２図 第３図
Claims (5)
- （１）半導体基板と、 前記半導体基板上に設けられた第１導電型のエミッタ領
域と、 前記エミッタ領域を囲んで設けられた第２導電型のベー
ス領域と、 前記ベース領域を囲んで設けられた第１導電型の低濃度
コレクタ領域と、 前記低濃度コレクタ領域下部に設けられた第１導電型の
高濃度コレクタ領域と、 前記低濃度コレクタ領域に接し第２導電型である逆導電
型の領域とを具備し、 前記エミッタ領域と前記高濃度コレクタ領域に挟まれた
前記低濃度コレクタ領域の少なくとも一部の領域の不純
物濃度より前記ベース領域と前記逆導電型の領域に挟ま
れた前記低濃度コレクタ領域の少なくとも一部の領域の
不純物濃度の方が高いことを特徴とする半導体装置。 - （２）前記低濃度コレクタ領域の前記エミッタ領域下の
部分の不純物濃度が前記エミッタ領域下以外の部分より
低いことを特徴とする請求項１記載の半導体装置。 - （３）前記低濃度コレクタ領域の前記ベース領域下の部
分の不純物濃度が前記ベース領域下以外の部分より低い
ことを特徴とする請求項１記載の半導体装置。 - （４）前記低濃度コレクタ領域の前記ベース領域と前記
逆導電型の領域とに挟まれた部分の内の表面領域の部分
の不純物濃度が前記表面領域以外の部分より高いことを
特徴とする請求項１記載の半導体装置。 - （５）前記半導体基板上に設けられた第２導電型の領域
と、 前記第２導電型の領域上に互いに離間して設けられた第
１導電型のソース領域およびドレイン領域と、 前記ソース領域および前記ドレイン領域間の前記第２導
電型の領域上に設けられた電極とを備え、前記第２導電
型の領域と前記低濃度コレクタ領域に設けられた不純物
濃度の高い部分とが同一濃度分布であることを特徴とす
る請求項１乃至４のいずれか記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121569A JP2575876B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体装置 |
| EP90109125A EP0398247B1 (en) | 1989-05-17 | 1990-05-15 | Semidonductor device and method of manufacturing the same |
| DE69031717T DE69031717T2 (de) | 1989-05-17 | 1990-05-15 | Halbleitervorrichtung und Verfahren zu seiner Herstellung |
| KR1019900007075A KR930008022B1 (ko) | 1989-05-17 | 1990-05-17 | 반도체장치 |
| US07/799,000 US5227654A (en) | 1989-05-17 | 1991-12-02 | Semiconductor device with improved collector structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121569A JP2575876B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303035A true JPH02303035A (ja) | 1990-12-17 |
| JP2575876B2 JP2575876B2 (ja) | 1997-01-29 |
Family
ID=14814480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121569A Expired - Lifetime JP2575876B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0398247B1 (ja) |
| JP (1) | JP2575876B2 (ja) |
| KR (1) | KR930008022B1 (ja) |
| DE (1) | DE69031717T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3126766B2 (ja) * | 1990-12-07 | 2001-01-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5700324A (en) * | 1994-11-22 | 1997-12-23 | Samsung Electro-Mechanics Co., Ltd. | Manufacturing apparatus of composite filter |
| US6352887B1 (en) * | 1998-03-26 | 2002-03-05 | Texas Instruments Incorporated | Merged bipolar and CMOS circuit and method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234671A (en) * | 1975-07-31 | 1977-03-16 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS5734360A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| JPS63240058A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPH01112763A (ja) * | 1987-10-27 | 1989-05-01 | Sharp Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1237712A (en) * | 1968-08-30 | 1971-06-30 | Mullard Ltd | Semiconductor intergrated circuits |
| GB1280022A (en) * | 1968-08-30 | 1972-07-05 | Mullard Ltd | Improvements in and relating to semiconductor devices |
| US4267557A (en) * | 1978-06-08 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
| US4388634A (en) * | 1980-12-04 | 1983-06-14 | Rca Corporation | Transistor with improved second breakdown capability |
| EP0219641B1 (de) * | 1985-09-13 | 1991-01-09 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
-
1989
- 1989-05-17 JP JP1121569A patent/JP2575876B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-15 DE DE69031717T patent/DE69031717T2/de not_active Expired - Fee Related
- 1990-05-15 EP EP90109125A patent/EP0398247B1/en not_active Expired - Lifetime
- 1990-05-17 KR KR1019900007075A patent/KR930008022B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234671A (en) * | 1975-07-31 | 1977-03-16 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS5734360A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| JPS63240058A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPH01112763A (ja) * | 1987-10-27 | 1989-05-01 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69031717T2 (de) | 1998-04-09 |
| KR930008022B1 (ko) | 1993-08-25 |
| KR900019258A (ko) | 1990-12-24 |
| EP0398247A2 (en) | 1990-11-22 |
| EP0398247A3 (en) | 1992-04-29 |
| EP0398247B1 (en) | 1997-11-19 |
| DE69031717D1 (de) | 1998-01-02 |
| JP2575876B2 (ja) | 1997-01-29 |
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