JPS63240058A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63240058A JPS63240058A JP7531487A JP7531487A JPS63240058A JP S63240058 A JPS63240058 A JP S63240058A JP 7531487 A JP7531487 A JP 7531487A JP 7531487 A JP7531487 A JP 7531487A JP S63240058 A JPS63240058 A JP S63240058A
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- bipolar transistor
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- transistor
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910052796 boron Inorganic materials 0.000 claims abstract description 8
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- -1 boron ions Chemical class 0.000 claims abstract description 6
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- 238000000034 method Methods 0.000 claims description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＣＭＯＳ型
電界効果トランジスタとバイポーラトランジスタを同一
基板上に有する半導体装置の製造方法に関する。
電界効果トランジスタとバイポーラトランジスタを同一
基板上に有する半導体装置の製造方法に関する。
バイポーラトランジスタと０ＭＯ３型電界効果トランジ
スタ（以下ＣＭＯＳトランジスタと記す）を同一基板に
形成した集積回路（以下Ｂｉ−ＣＭＯ３ＩＣと記す）は
、ＣＭＯＳトランジスタの低消費電力動作とバイポーラ
トランジスタの高速動作、高駆動能力を同時に実現出来
ることがら、近年多くその製造が報告されている。
スタ（以下ＣＭＯＳトランジスタと記す）を同一基板に
形成した集積回路（以下Ｂｉ−ＣＭＯ３ＩＣと記す）は
、ＣＭＯＳトランジスタの低消費電力動作とバイポーラ
トランジスタの高速動作、高駆動能力を同時に実現出来
ることがら、近年多くその製造が報告されている。
以下、第３図を用いて従来のＢ ｉ −ＣＭＯ３ＩＣの
製造方法について説明する。
製造方法について説明する。
まず、Ｐ型基板１にＮ＋型埋込層２を形成し、その上に
Ｐ型エピタキシャル層３を成長させ、ＰチャネルＭＯ３
トランジスタ形成領域とバイポーラトランジスタ形成領
域にＮウェル４Ａ、４Ｂをそれぞれ形成する０次に、素
子分離酸化膜５゜ゲート酸化膜１０を形成後、バイポー
ラトランジスタのベース領域８．多結晶シリコンからな
るゲ−ト電極６を形成する。
Ｐ型エピタキシャル層３を成長させ、ＰチャネルＭＯ３
トランジスタ形成領域とバイポーラトランジスタ形成領
域にＮウェル４Ａ、４Ｂをそれぞれ形成する０次に、素
子分離酸化膜５゜ゲート酸化膜１０を形成後、バイポー
ラトランジスタのベース領域８．多結晶シリコンからな
るゲ−ト電極６を形成する。
以下、バイポーラトランジスタのエミッタ及びＮチャネ
ルＭＯＳトランジスタのソース・ドレイン領域を形成し
、次にＰチャネルＭＯＳトランジスタのソース・トレイ
ン領域を形成してＢ１−ＣＭＯＳ ＩＣを完成させる
。
ルＭＯＳトランジスタのソース・ドレイン領域を形成し
、次にＰチャネルＭＯＳトランジスタのソース・トレイ
ン領域を形成してＢ１−ＣＭＯＳ ＩＣを完成させる
。
以上最近のＢ １−ＣＭＯＳプロセスの一例を示したが
、このプロセスによればバイポーラトランジスタのコレ
クタ領域となるＮウェル４ＢとＰチャネルＭＯＳトラン
ジスタ形成領域のＮウェル４Ａとを同時に形成している
ため、ＰチャネルＭＯＳトランジスタを微細化する際、
ゲート酸化膜の薄膜化と共にＮウェル濃度を上げるが、
この時同時にバイポーラトランジスタ・を形成するＮウ
ェル４Ｂも同様に濃度が上ってしまう、このためＭＯＳ
トランジスタの微細化を進めていくと、バイポーラトラ
ンジスタのコレクターベース接合の耐圧が下がりバイポ
ーラトランジスタの最大動作電圧が低下してしまうと共
に、コレクターベース接合容量が増加し、バイポーラト
ランジスタの高速動作の防げとなるという欠点がある。
、このプロセスによればバイポーラトランジスタのコレ
クタ領域となるＮウェル４ＢとＰチャネルＭＯＳトラン
ジスタ形成領域のＮウェル４Ａとを同時に形成している
ため、ＰチャネルＭＯＳトランジスタを微細化する際、
ゲート酸化膜の薄膜化と共にＮウェル濃度を上げるが、
この時同時にバイポーラトランジスタ・を形成するＮウ
ェル４Ｂも同様に濃度が上ってしまう、このためＭＯＳ
トランジスタの微細化を進めていくと、バイポーラトラ
ンジスタのコレクターベース接合の耐圧が下がりバイポ
ーラトランジスタの最大動作電圧が低下してしまうと共
に、コレクターベース接合容量が増加し、バイポーラト
ランジスタの高速動作の防げとなるという欠点がある。
本発明の目的は、バイポーラトランジスタの特性を劣化
させることなくＣＭＯＳトランジスタの微細化が可能な
半導体装置の製造方法を提供することにある。
させることなくＣＭＯＳトランジスタの微細化が可能な
半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、Ｐ型半導体基板上に
Ｎ＋型埋込層を形成したのち全面にＰ型エピタキシャル
層を形成する工程と、前記Ｎ＋型埋込層上の前記エピタ
キシャル層にＮ＋型埋込層に接続し、バイポーラトラン
ジスタ及びＣＭＯＳトランジスタのＰチャネルＭＯＳト
ランジスタ形成領域となるＮウェルをそれぞれ形成する
工程と、ホウ素をイオン注入し前記バイポーラトランジ
スタ形成領域となるＮウェルのＮ型不純物濃度を下げる
工程とを含んで構成される。
Ｎ＋型埋込層を形成したのち全面にＰ型エピタキシャル
層を形成する工程と、前記Ｎ＋型埋込層上の前記エピタ
キシャル層にＮ＋型埋込層に接続し、バイポーラトラン
ジスタ及びＣＭＯＳトランジスタのＰチャネルＭＯＳト
ランジスタ形成領域となるＮウェルをそれぞれ形成する
工程と、ホウ素をイオン注入し前記バイポーラトランジ
スタ形成領域となるＮウェルのＮ型不純物濃度を下げる
工程とを含んで構成される。
以下、本発明の実施例について図面を用いて説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの半導体チップの断面図である。
めの半導体チップの断面図である。
先ず、第１図（ａ）に示す様に、Ｐ型基板１にＮ＋型埋
込層２を形成したのち全面にＰ型エピタキシャル層３を
２〜５μｍ程度の厚さに成長させる０次で、Ｎ＋型埋込
層２上のエピタキシャル層３にＰチャネルＭＯＳトラン
ジスタ形成領域とバイポーラトランジスタ形成領域とな
るＮウェル４Ａ、４Ｂを形成する。
込層２を形成したのち全面にＰ型エピタキシャル層３を
２〜５μｍ程度の厚さに成長させる０次で、Ｎ＋型埋込
層２上のエピタキシャル層３にＰチャネルＭＯＳトラン
ジスタ形成領域とバイポーラトランジスタ形成領域とな
るＮウェル４Ａ、４Ｂを形成する。
次に、第１図（ｂ）に示す様に、素子分離酸化膜５．ゲ
ート酸化膜１０を形成したのち多結晶シリコンからなる
ゲート電極６及びＮ１型コレクタコンタクト領域７を形
成する０次に、Ｎウェル４Ｂを除いてホトレジスト等か
らなるマスク１１を形成し、バイポーラトランジスタの
ベース領域を形成する際、１００〜２００ ｋｅＶでホ
ウ素を１ ｘ １０１１〜Ｉ Ｘ １０１４ｃｍ−”程
度イオン注入し、ベース接合近傍のＮウェル濃度を低下
させ、Ｎ＋ウェル領域９を形成する０次に、１０〜３０
ｋｅＶの低加速エネルギーでホウ素をイオン注入するこ
とによりベース領域８を形成する。
ート酸化膜１０を形成したのち多結晶シリコンからなる
ゲート電極６及びＮ１型コレクタコンタクト領域７を形
成する０次に、Ｎウェル４Ｂを除いてホトレジスト等か
らなるマスク１１を形成し、バイポーラトランジスタの
ベース領域を形成する際、１００〜２００ ｋｅＶでホ
ウ素を１ ｘ １０１１〜Ｉ Ｘ １０１４ｃｍ−”程
度イオン注入し、ベース接合近傍のＮウェル濃度を低下
させ、Ｎ＋ウェル領域９を形成する０次に、１０〜３０
ｋｅＶの低加速エネルギーでホウ素をイオン注入するこ
とによりベース領域８を形成する。
第１図（ｂ）のＡ−Ａ’線断面における深さ方向の不純
物の濃度分布を第２図に示す。
物の濃度分布を第２図に示す。
第２図に示したように、バイポーラトランジスタ形成領
域のＮウェル４ＢのＮ型不純物濃度はホウ素のイオン注
入により低下する。従って、従来のように、バイポーラ
トランジスタのコレクターベース接合の耐圧の低下や、
コレクターベース接合の容量の増加はなくなる。
域のＮウェル４ＢのＮ型不純物濃度はホウ素のイオン注
入により低下する。従って、従来のように、バイポーラ
トランジスタのコレクターベース接合の耐圧の低下や、
コレクターベース接合の容量の増加はなくなる。
以上説明したように本発明によれば、バイポーラトラン
ジスタのベース領域形成の前又は形成後にＮウェルに高
加速エネルギーでホウ素をイオン注入しその不純物濃度
を下げることにより、これまで０ＭＯ３トランジスタの
微細化及びバイポーラトランジスタの耐圧維持、高速化
に対して防げとなっていなＮウェルの濃度に対して、Ｃ
ＭＯＳトランジスタ形成領域のＮウェルの濃度を自由に
設定出来るため、ＣＭＯＳトランジスタの微細化が容易
にできる効果がある。
ジスタのベース領域形成の前又は形成後にＮウェルに高
加速エネルギーでホウ素をイオン注入しその不純物濃度
を下げることにより、これまで０ＭＯ３トランジスタの
微細化及びバイポーラトランジスタの耐圧維持、高速化
に対して防げとなっていなＮウェルの濃度に対して、Ｃ
ＭＯＳトランジスタ形成領域のＮウェルの濃度を自由に
設定出来るため、ＣＭＯＳトランジスタの微細化が容易
にできる効果がある。
又、バイポーラトランジスタの最高動作電圧を高く維持
出来るだけでなく、コレクターベース接合容量も減少す
るため、バイポーラトランジスタの高速動作にも有利で
あるという利点がある。
出来るだけでなく、コレクターベース接合容量も減少す
るため、バイポーラトランジスタの高速動作にも有利で
あるという利点がある。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの半導体チップの断面図、第２図は第１図（ｂ）のＡ
−Ａ’・線断面における不純物の濃度分布を示す図、第
３図は従来の半導体装置の製造方法を説明するための半
導体チップの断面図である。 １・・・Ｐ型基板、２・・・Ｎ“型埋込層、３・・・Ｐ
型エピタキシャル層、４Ａ、４Ｂ・・・Ｎウェル、５・
・・素子分離酸化膜、６・・・ゲート電極、７・・・コ
レクタコンタクト領域、８・・・ベース領域、９・・・
Ｎ−ウェル、１０・・・ゲート酸化膜、１１・・・マス
ク。 ′ｆＪ３聞
めの半導体チップの断面図、第２図は第１図（ｂ）のＡ
−Ａ’・線断面における不純物の濃度分布を示す図、第
３図は従来の半導体装置の製造方法を説明するための半
導体チップの断面図である。 １・・・Ｐ型基板、２・・・Ｎ“型埋込層、３・・・Ｐ
型エピタキシャル層、４Ａ、４Ｂ・・・Ｎウェル、５・
・・素子分離酸化膜、６・・・ゲート電極、７・・・コ
レクタコンタクト領域、８・・・ベース領域、９・・・
Ｎ−ウェル、１０・・・ゲート酸化膜、１１・・・マス
ク。 ′ｆＪ３聞
Claims (1)
- Ｐ型半導体基板上にＮ＾＋型埋込層を形成したのち全面
にＰ型エピタキシャル層を形成する工程と、前記Ｎ＾＋
型埋込層上の前記エピタキシャル層にＮ＾＋型埋込層に
接続し、バイポーラトランジスタ及びＣＭＯＳトランジ
スタのＰチャネルＭＯＳトランジスタ形成領域となるＮ
ウェルをそれぞれ形成する工程と、ホウ素をイオン注入
し前記バイポーラトランジスタ形成領域となるＮウェル
のＮ型不純物濃度を下げる工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075314A JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075314A JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240058A true JPS63240058A (ja) | 1988-10-05 |
| JPH07101717B2 JPH07101717B2 (ja) | 1995-11-01 |
Family
ID=13572670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075314A Expired - Lifetime JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101717B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398247A2 (en) * | 1989-05-17 | 1990-11-22 | Kabushiki Kaisha Toshiba | Semidonductor device and method of manufacturing the same |
| EP0893826A1 (en) * | 1997-07-21 | 1999-01-27 | Texas Instruments Incorporated | BiCMOS integrated circuit and method of formation thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167367A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 半導体装置 |
| JPS61182253A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-03-27 JP JP62075314A patent/JPH07101717B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167367A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 半導体装置 |
| JPS61182253A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398247A2 (en) * | 1989-05-17 | 1990-11-22 | Kabushiki Kaisha Toshiba | Semidonductor device and method of manufacturing the same |
| JPH02303035A (ja) * | 1989-05-17 | 1990-12-17 | Toshiba Corp | 半導体装置 |
| EP0893826A1 (en) * | 1997-07-21 | 1999-01-27 | Texas Instruments Incorporated | BiCMOS integrated circuit and method of formation thereof |
| US6130122A (en) * | 1997-07-21 | 2000-10-10 | Texas Instruments Incorporated | Method for forming a BiCMOS integrated circuit with Nwell compensation implant and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101717B2 (ja) | 1995-11-01 |
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