JPH04239760A - 半導体装置の製造法 - Google Patents

半導体装置の製造法

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JPH04239760A
JPH04239760A JP3022982A JP2298291A JPH04239760A JP H04239760 A JPH04239760 A JP H04239760A JP 3022982 A JP3022982 A JP 3022982A JP 2298291 A JP2298291 A JP 2298291A JP H04239760 A JPH04239760 A JP H04239760A
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transistor
emitter
channel
mos transistor
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Toshinori Omi
近　江　俊　典
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Sharp Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。さらに詳しくは、半導体基板上にＭＯＳト
ランジスタとバイポーラトランジスタとを形成してなり
、低消費電力でかつ高速なＢｉＣＭＯＳ半導体装置を効
率良く得ることができる製造方法に関する。 【０００２】 【従来の技術】従来から、ＢｉＣＭＯＳ半導体装置とし
て、Ｐ型半導体基板中にＰ型ウェルを形成してここにＮ
チャネルＭＯＳトランジスタ又はＰＮＰトランジスタを
構成すると共に、Ｎ型ウェルを形成してここにＰチャネ
ルＭＯＳトランジスタ又はＮＰＮトランジスタを構成し
たものが知られている。 【０００３】これらのＢｉＣＭＯＳ半導体装置は、バイ
ポーラトランジスタの高速性とＭＯＳトランジスタの低
消費電力を生かしたものであり、ゲートアレイ、メモリ
、マイクロプロセッサ等に広く適用されている。 【０００４】近年のＬＳＩの高集積化、高速化の要求に
伴って、前記ＢｉＣＭＯＳ半導体装置においても各トラ
ンジスタの微細化が進んでいる。このうち、ＭＯＳトラ
ンジスタについては、比例縮小則に従って微細化がなさ
れている。しかし、高速化を図るため基板中の不純物濃
度を高濃度化しておくと、ソース／基板間やドレイン／
基板間の電気容量の増加を紹くため上記微細化に適合し
た高濃度化は困難であった。そのため、例えば、Ｎチャ
ネルＭＯＳトランジスタのゲート長が１μｍ程度に縮小
化されると、そのソース／ドレイン耐性が劣化しパンチ
スルーを生じる傾向が強い。そこで、ゲート下のチャン
ネル部が構成された後で、このチャンネル部に高エネル
ギーＰ型不純物イオンを注入して見かけ上基板濃度の増
加と同じ効果を得る提案もなされている。 【０００５】一方、バイポーラトランジスタ、ことにＮ
ＰＮトランジスタでは、高速性を向上させるためには、
エミッタ部とベース部の形成深さをできるだけ浅くする
ことが必要であり、この点から、ポリシリコン層を介し
てのイオン注入によるエミッタ形成によって拡散深さを
低減したり、ベース部の直下に予め高濃度のＮ型不純物
領域を設けることにより実質的なベース幅を低減するこ
とが行われている。 【０００６】 【発明が解決しようとする課題】ＭＯＳトランジスタに
おいて前記したイオン注入ではある程度の性能改善が期
待できるが、必ずしも満足できるものではない。そこで
、Ｐ型基板上にＮ型エピタキシャル層を形成し、このエ
ピタキシャル層内に、高濃度のＰ型及びＮ型ウェルを形
成し、このウェル内に前記した各種のＭＯＳトランジス
タやバイポーラトランジスタを形成する試みもなされて
いる。 【０００７】しかしながら、各ウェル内の不純物濃度を
増加させすぎると、やはりソース／基板間やドレイン／
基板間の電気容量が増大して実質的なＭＯＳトランジス
タの性能向上が図れないという不都合があった。 【０００８】一方、バイポーラトランジスタにおいても
、前記した拡散深さの低減やベース幅の低減により実現
できるトランジスタの高速性の向上には限界があり、こ
のことは、ＮＰＮトランジスタのみならず、いわゆるバ
ーティカルＰＮＰトランジスタを適用した場合にも同様
であった。 【０００９】この発明は、かかる状況下なされたもので
あり、ことに優れた耐圧性と高速性を兼ね備えた高集積
ＢｉＣＭＯＳ半導体装置を効率良く得ることができる方
法を提供しようとするものである。　 【００１０】 【課題を解決するための手段】かくしてこの発明によれ
ば、Ｐ型半導体基板上に形成されたＮ型エピタキシャル
層内に、ＭＯＳトランジスタとバイポーラトランジスタ
を構成したＢｉＣＭＯＳ半導体装置を製造することから
なり、上記ＭＯＳトランジスタのチャネル部及びバイポ
ーラトランジスタのエミッタ部となる領域に高エネルギ
ー不純物イオンを同時照射して、該チャネル部の底部付
近及びエミッタ部直下のベース部底部付近に高濃度不純
物注入層を形成する工程を含むことを特徴とする半導体
装置の製造法が提供される。 【００１１】この発明は、前記課題を解決すべく、エピ
タキシャル層内のＭＯＳトランジスタのチャネル部へ不
純物イオンを注入すると同時にバイポーラトランジスタ
のエミッタ部下方へ同じ不純物イオンを注入することに
より、ＢｉＣＭＯＳ半導体装置のＭＯＳトランジスタの
耐圧性の向上とバイポーラトランジスタの高速性の向上
とを同時に図るという手段を講じたものである。 【００１２】この発明で用いるＰ型半導体基板としては
、例えば、シリコン基板等の公知のものを適用すること
ができる。上記半導体基板上に形成するＮ型エピタキシ
ャル層は、例えば、ＣＶＤ法、ＭＢＥ法、ＡＬＥ法等で
形成することができる。 【００１３】上記Ｎ型エピタキシャル層内にＭＯＳトラ
ンジスタとバイポーラトランジスタを形成するに際し、
まずこれらの素子の構成領域を決定するウェルが形成さ
れる。ＰチャネルＭＯＳトランジスタ及びＮＰＮトラン
ジスタ構成のためには各々Ｎ型ウェルが、ＮチャネルＭ
ＯＳトランジスタ及びＰＮＰトランジスタ構成のために
は各々Ｐ型ウェルが必要である。ここでＮ型ウェルは、
Ｎ型不純物の濃度が１０１６〜１０１７原子／ｃｍ３程
度となるように所望領域にＰ、Ａｓ、等のＮ型不純物を
イオン注入することにより形成することができる。一方
Ｐ型ウェルはＰ型不純物の濃度が１０１６〜１０１７原
子／ｃｍ３程度となるようにＢ等のＰ型不純物をイオン
注入することにより形成することができる。 【００１４】このようにして形成されたＮ型（又はＰ型
）ウェル内に、各々所望のチャネルのＭＯＳトランジス
タとバイポーラトランジスタが形成される。かかる形成
方法は、公知の手法を適用して行うことができる。すな
わち、例えば、ＰチャネルＭＯＳトランジスタは、Ｎ型
ウェルにチャネル部を設定する一対のＰ型ドレイン・ソ
ース部を形成することにより得られ、ＮＰＮトランジス
タはＮ型ウェル内にＰ型不純物領域からなるベース部を
形成し、このＰ型不純物領域内ににＮ型不純物領域から
なるエミッタ部を形成することにより得ることができる
。但し、基板との電気的接続の点からかかる各ウェル部
に対応して、各々の導電型不純物の高濃度領域が形成さ
れていてもよい。また、ＰＮＰトランジスタとしてバー
ティカルＰＮＰトランジスタを構成するためにはＮ型の
深い埋め込み層が形成される。 【００１５】この発明において最も特徴とする点は、上
記各ＭＯＳトランジスタとバイポーラトランジスタの構
成の際に、これらのチャネル部とエミッタ部へ高エネル
ギー不純物イオンが同時照射されて、該チャネル部の底
部付近及びエミッタ下方のベース部の底部付近に、その
ウェルよりも高濃度の不純物を含む不純物注入層が各々
形成されることである。ここで、同時とは、Ｐチャネル
ＭＯＳトランジスタとＮＰＮトランジスタについて１回
の照射でということを意味し、ＰチャネルＭＯＳ−ＮＰ
ＮトランジスタとＮチャネルＭＯＳ−ＰＮＰトランジス
タとを併存形成する場合には、各々の組合せについて１
回の照射（合計２回）でイオン注入が行われる。すなわ
ち、ＰチャネルＭＯＳ−ＮＰＮトランジスタの組合せの
場合には、Ｎ型不純物イオンが、ＮチャネルＭＯＳ−Ｎ
ＰＮトランジスタの場合にはＰ型不純物イオンの照射は
、各々同時照射される。かかる不純物イオンの照射は、
各々のＭＯＳトランジスタのソース・ドレイン部やバイ
ポーラトランジスタのエミッタ、ベース部が形成された
後（電極形成前）に行われてもよく、これらのソース・
ドレイン部やエミッタ・ベース部の形成前に予め行われ
てもよい。 【００１６】かかる不純物イオンの照射エネルギーは、
熱アニール後にチャネル部の底部付近及びベース部の底
部付近に適当な厚みを有しかつＰ型又はＮ型不純物の濃
度が１０１７〜１０１９原子／ｃｍ３程度の高濃度不純
物注入層が得られるように決定する。 【００１７】このようにして、高エネルギー不純物イオ
ン注入層を有するＭＯＳトランジスタ及びバイポーラト
ランジスタが得られた後、各電極（ソース／ドレイン／
ゲート電極、エミッタ／ベース／コレクタ電極）及び配
線が形成されて意図するＢｉＣＭＯＳ半導体装置が得ら
れる。 【００１８】 【作用】ＭＯＳトランジスタのチャネル部底部付近とバ
イポーラトランジスタのベース部底部付近にウェルより
も高濃度の不純物層が形成され、これがソース／基板間
やドレイン／基板間の電気容量を増加させることなくか
つＭＯＳトランジスタの耐圧性を確保しつつ高速動作を
可能にすると共に、バイポーラトランジスタの動作をも
高速化するよう作用する。 【００１９】そして、この発明の方法によれば、上記各
素子のサイズに無関係に再現性良く高濃度不純物注入層
を形成できるため縮小化にも対応でき、しかも同時イオ
ン照射でかかる注入層が形成されるため、製造も簡便で
ある。 【００２０】 【実施例】図１〜図５はこの発明のＢｉＣＭＯＳ半導体
装置の一実施例の製造法を示す工程説明図である。 【００２１】まず、図１に示すようにＰ型（１００）Ｓ
ｉ基板２０におけるＰＮＰトランジスタ領域に、Ｎ−埋
込み層１を形成し、次いでＰチャネルＭＯＳトランジス
タ領域及びＮＰＮトランジスタ領域にＮ＋埋込み層２，
２を形成した後、ＰＮＰトランジスタ領域へのＰ＋埋込
み層３の形成、ＮチャネルＭＯＳトランジスタ領域への
Ｐ＋埋込み層３の形成及び分離用Ｐ＋埋込み層２４の形
成を同時に行った。 【００２２】次いで図２に示すごとく、Ｓｉ基板上に、
ＣＶＤ法によりシリコンエピタキシャル層２５を形成し
た後、Ｐ型及びＮ型不純物（ここでは、ホウ素及びリン
を使用）をイオン注入法により注入して、同図に示すご
とく、ＰチャネルＭＯＳトランジスタ領域とＮＰＮトラ
ンジスタ領域にＮ型ウェル４，４を形成し、Ｎチャネル
ＭＯＳトランジスタ領域とＰＮＰトランジスタ領域にＰ
型ウェル５，５を形成した。なお、図中６はコレクタ接
続層である。また、この実施例においては、Ｎ型ウェル
４，４中のＮ型不純物濃度は約３〜５×１０１６原子／
ｃｍ３、Ｐ型ウェル５，５中のＰ型不純物濃度は約３〜
５×１０１６／ｃｍ３とされ、基板の埋込み層に比して
、低濃度とされている。 【００２３】この後、図３に示すごとく、ゲート酸化膜
、層間絶縁膜となる酸化層７を、熱酸化法及びＬＯＣＯ
Ｓ法によって形成を意図する素子に対応して形成した。 ここでゲート酸化膜部位２１及びバイポーラ活性領域上
酸化膜２２の厚みは、この実施例においては約２００Å
とされている。 【００２４】次いで、この酸化膜形成エピタキシャル層
の表面にレジスト８Ａを塗布形成しフォトリソグラフィ
により、まずＰチャネルＭＯＳトランジスタ領域におけ
るゲート部と、ＮＰＮトランジスタのエミッタ部位に開
口部パターン８１，８２を形設し、このレジスト８Ａを
マスクとして、高エネルギーＮ型不純物イオンを照射し
て同時イオン注入を行った。この実施例においては、エ
ネルギー約２００ＫｅＶの３１Ｐ＋イオンを、イオン照
射装置を用いて照射することにより同時注入を行った。 これにより、ＰチャネルＭＯＳトランジスタのチャネル
部下方及びＮＰＮトランジスタのエミッタ部下方（ベー
ス部の底部）にＮ型不純物イオンが注入され、後の図４
に示すように、チャネル領域の底部付近及びエミッタ領
域下方のベース部の底部付近に、Ｎ型ウェルよりも高濃
度のＮ型不純物注入層１６，１６が形成されることとな
る。 【００２５】この後、図４に示すように、レジスト８Ａ
を除去した後、新たにレジスト８Ｂを塗布形成し、Ｎチ
ャネルＭＯＳトランジスタ領域におけるゲート部とＰＮ
Ｐトランジスタのエミッタ部に開口パターン８３，８４
を形設し、高エネルギーＰ型不純物イオンを照射して同
時イオン注入を行った。この実施例においては、エネル
ギー約１５０ＫｅＶの１１Ｂ＋イオンを照射することに
より同時照射を行った。これにより、後の図５に示すよ
うにチャネル領域下方のベース部底部付近及びエミッタ
領域の底部付近にＰ型ウェルよりも高濃度のＰ型不純物
注入層１７，１７が形成されることとなる。 【００２６】このような不純物の同時注入処理の後、各
ＭＯＳトランジスタについてのソース及びドレイン領域
９，９（又は１０，１０）形成、ゲート酸化膜の形成、
ゲート酸化膜の形成、ゲート電極（ポリシリコン材）１
１、ソース配線１１Ａ、ドレイン配線１１Ｂの形成；並
びに各バイポーラトランジスタについてのエミッタ層１
３，１５及びベース層１２，１４の形成及びエミッタ配
線（ポリシリコン材）２３、ベース配線２３Ｂ、コレク
タ配線２３Ａの形成がなされ、図５に示すこの発明のＢ
ｉＣＭＯＳ半導体装置が得られる。 【００２７】このようにして得られた図５の半導体装置
におけるＡ線、Ｂ線、Ｃ線及びＤ線での各不純物の厚み
方向についての濃度分布を図６に各々示した。このよう
に、ＭＯＳトランジスタのチャネル部の底部付近に各々
高濃度不純物層が形成され、バイポーラトランジスタの
ベース部の底部付近に各々高濃度の不純物層が形成され
ていることが判る。 【００２８】このようにして得られたこの発明の半導体
装置は、ゲート長が１μｍ程度のＭＯＳトランジスタを
使用した場合にもパンチスルーが見られず耐圧性に極め
て優れたものであると共に、バイポーラトランジスタト
ランジスタの挙動が高速化されたものであった。 【００２９】 【発明の効果】この発明によれば、耐圧性及び高速性に
優れたＢｉＣＭＯＳ半導体装置を簡便に製造することが
できる。そして、ことにＰ／ＮチャネルＭＯＳトランジ
スタとＮＰＮ／ＰＮＰバイポーラトランジスタとを備え
たＢｉＣＭＯＳ半導体装置について、２回の同時イオン
注入により上記効果を奏する半導体装置を簡便に得るこ
とができる。
【図面の簡単な説明】
【図１】この発明の製造方法の一実施例を示す工程説明
図。
【図２】この発明の製造方法の一実施例を示す工程説明
図。
【図３】この発明の製造方法の一実施例を示す工程説明
図。
【図４】この発明の製造方法の一実施例を示す工程説明
図。
【図５】この発明の製造方法の一実施例を示す工程説明
図。
【図６】同時イオン注入後の各トランジスタにおける不
純物濃度のプロフィールを示すグラフ図である。
【符号の説明】
１　　　　　　Ｎ−埋め込み層 ２　　　　　　Ｎ＋埋め込み層 ３　　　　　　Ｐ＋埋め込み層 ４　　　　　　Ｎ型ウェル ５　　　　　　Ｐ型ウェル ６　　　　　　コレクタ接続層 ７　　　　　　酸化層 ８Ａ，８Ｂ　　　　　　レジスト ９，１０　　　　　　ソース及びドレイン領域１１　　
　　　　ゲート電極 １１Ａ　　　　　　ソース配線 １２，１４　　　　　　ベース層 １３，１５　　　　　　エミッタ層 １６　　　　　　Ｎ型不純物注入層 １７　　　　　　Ｐ型不純物注入層 ２０　　　　　　Ｐ型Ｓｉ基板 ２１　　　　　　ゲート酸化部位 ２２　　　　　　バイポーラ活性領域上酸化膜２３　　
　　　　エミッタ配線 ２３Ａ　　　　コレクタ配線 ２３Ｂ　　　　ベース配線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　Ｐ型半導体基板上に形成されたＮ型エ
    ピタキシャル層内に、ＭＯＳトランジスタとバイポーラ
    トランジスタを構成したＢｉＣＭＯＳ半導体装置を製造
    することからなり、上記ＭＯＳトランジスタのチャネル
    部及びバイポーラトランジスタのエミッタ部となる領域
    に高エネルギー不純物イオンを同時照射して、該チャネ
    ル部の底部付近及び該エミッタ部直下のベース部底部付
    近に高濃度不純物注入層を形成する工程を含むことを特
    徴とする半導体装置の製造法。
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