JPS63304657A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63304657A
JPS63304657A JP62140351A JP14035187A JPS63304657A JP S63304657 A JPS63304657 A JP S63304657A JP 62140351 A JP62140351 A JP 62140351A JP 14035187 A JP14035187 A JP 14035187A JP S63304657 A JPS63304657 A JP S63304657A
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film
mos transistor
transistor
layer
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Tatsuya Deguchi
達也 出口
Fumitake Mieno
文健 三重野
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明の半導体装置の製造方法はｎＭＯ３゜ｐＭＯＳト
ランジスタのソース、ドレイン引き出し電極およびバイ
ポーラトランジスタのベース引き出し電極用の多結晶半
導体膜と各能動領域用の単結晶半導体膜とを同時に選択
エピタキシャル成長して形成することを特徴としている
。
これによりバイポーラＭＯ３複合デバイスを同一基板上
に微細に加工することが可能となり、ｎ　Ｍ　ＯＳおよ
びｐＭＯｓＭＯＳトランジスタス。
ドレイン容量Ｃ３Ｄとバイポーラトランジスタのコレク
タ、ベース容量ＣＣＲを低減することができ、回路動作
の高速化を図ることが可能となる。
〔産業上の利用分野〕
本発明はバイポーラ・ＭＯ３複合デバイスの製造方法に
関するものであり、更に詳しく言えばバイポーラＭＯ３
複合デバイスの引き出し電極の形成に関するものである
。
〔従来の技術〕
第２図は従来例に係る説明図である。なお日経エレクト
ロニクス（１９８５、３／２５　、Ｎｏ　３６５．２０
９Ｐ〜２２９Ｐ）に掲載されているように、バイポーラ
・ＭＯＳ）ランジスタはｐ型Ｓｉ基板１上にｎＭＯ３領
域２　、ｐＭＯ３領域３領域３匍スＳ，ドレインＤ，ゲ
ートＧ，ベースＢ，エミッタＥおよびコレクタＣを形成
して製造される。
〔発明が解決しようとする問題点〕
ところで、従来例の製造方法によるバイポーラ・ＭＯ３
複合デバイスは、高集積・高密度化に伴って縮小加工さ
れているが、ｐ型Ｓｉ基板１上のフィールド酸化膜によ
り各トランジスタサイズが決定されるためバイポーラト
ランジスタのコレクタ・ベース容量、ＭＯＳトランジス
タのソース慟ドレイン容量等の分布容量の低減に限界を
招く。
このため、従来例によるバイポータＭＯＳトランジスタ
構成の動作の高速化を図ろうとしても限界があるという
問題がある。
本発明はかかる従来例の問題に鑑み創作されたものであ
り、高速化に悪影響を及ぼす分布容量等を低減し、かつ
微細加工することを可能とする半導体装置の製造方法の
提供を目的とする。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法を、その実施例図第１，
２図に示すように、本発明は一導電型の半導体基板ｌｌ
上に、反対導電チャネルＭＯＳトランジスタ用の一導電
型の埋込み層１３と、一導電チャネルＭＯＳトランジス
タ用の反対導電型の埋込み層１４とバイポーラトランジ
スタ用の反対導電型の埋込み層１２とを形成し、その基
板１１上の全面に反対導電型のエピタキシャル層１５を
形成し、前記エピタキシャル層１５の表面を選択的に熱
酸化して、厚い絶縁膜１６と該絶縁膜に開口部２０，２
１，２２．２３を形成し、該開口部２０を介して一導電
型ウェル層１８を形成し、該開口部２３を介して反対導
電型のコレクタ補償層１７を形成する工程と、 エピタキシャル法により、前記絶縁膜１６上に多結晶半
導体膜２４と、該開口部２０の一導電型のＰウェル層１
８上に単結晶半導体膜２５ａと、開口ｉ２１，２２およ
び２３の反対導電型のエピタキシャル層１５上に単結晶
半導体膜２５ｂとを同時に形成する工程と、 ロコス法またはエツチング法により、その前記多結晶半
導体膜２４を分離して、該反対導電チャネルＭＯＳ）ラ
ンジスタ用のソース２６，ドレイン２７の引き出し電極
と、該一導電チャネルＭＯＳトランジスタ用のソース２
８，ドレイン２９の引き出し電極と、該バイポーラトラ
ンジスタのベース引き出し電極３０とを形成する工程と
、 前記分離した多結晶半導体膜２４と単結晶半導体膜２５
ａ，２５ｂとを薄く熱酸化して絶縁膜３１を形成し、イ
オン注入法により該絶縁膜３１を介して不純物を打ち込
み、その多結晶半導体膜２４および単結晶半導体１１２
５ａ、２５ｂを活性化する工程とを有することを特徴と
している。
〔作用〕
本発明によれば、各トランジスタのソース、ドレイン、
ベース引き出し電極と倦動領域とを選択エピタキシャル
法により同時に形成するので従来例のようにフィールド
酸化膜に依存されることなくバイポーラＭＯＳトランジ
スタをさらに微細形成することが可能となる。
これにより、各トランジスタの分布容量等を低減するこ
とができ、論理動作をより高速化するバイポーラＭＯＳ
トランジスタの製造をすることが可能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。
第１図は本発明の実施例に係る半導体装置の形成方法を
説明する図である。
図において、まずＰ型シリコン基板１１上にレジストを
マスクとしてｎチャネルＭＯＳトランジスタ用のｐ゛埋
込層１３と、ｐチャネルＭＯＳトランジスタ用のｎ・埋
込み層１４と、バイポーラトランジスタ用のｎ゛埋込層
１２とを形成する。
次にエピタキシャル法により基板１１上の全面にｎ型の
単結晶Ｓｉ層（１−１０ｐｍ程度）１５を形成し、その
表面を不図示の酸化膜（５００〜１００００人程度）と
不図示のＳｉＮ膜を形成する。
次いで開口部２０を介してレジストをマスクとしてｐ型
の不純物をＩ−Ｉ法により拡散してｐウェル層１８を形
成する。また開口部２３を介してｎ型不純物をＩ−Ｉ法
により拡散してｎ゛コレクタ補償層１７を形成し、熱処
理をして活性化する。
なお、チャネルストッパのために開口部２０゜２１．２
２および２３に不図示のＳｉＮ膜（１０００〜２００Ｏ
Ａを成長する。次いで、パターニングすることにより部
分的にＳｉＮ膜をエツチングし、その後酸化し、■・Ｉ
法によりＰウェル層１８にＢ゛不純物イオンを打ち込ん
でＰ゛チヤネルカー／）層１９を形成する。
次いで、全面を厚く熱酸化して５ｉ０２１模（１３００
０〜８０００　Ａ程度）１６を形成する（同図（ａ））
。
次に、不図示のＳｉＮ膜をリン酸ボイル法により除去し
て、５ｉ０２膜１６を厚さ５００〜１００ＯＡ程度エッ
チバックする。またエピタキシャル法により、Ｓ　ｉ０
２膜１６上にポリＳｉ膜２４と、開口部２０のｐウェル
層１８−ヒに単結晶Ｓｉ膜２５ａと、開口部２１　、２
２　、および２３のｎ型エピタキシャル層１５　ににｎ
型中結晶５ｉｌＮ　２５　ｂとを同時にそれぞれ形成す
る。なお、ｎ型のＳ　ｉ　？ｉｌ−結晶を成長したとき
は、開「１部２０のｐ型ウェル層１６はｐ型の不純物を
Ｉ・■法により打ち込んでｐ型化する（同図（ｂ））。
次いで、不図示のＳｉＮ　Ｗ２をマスクとして、パター
ニングすることにより、ポリＳｉ膜２４をロコス法また
はエツチング法により選択的に除去して分離する。なお
分離されたポリＳｉ膜２４は、ｎＭＯＳトランジスタ用
のソース引き出し電極２６およびドレイン引き出し電極
２７と、ｐＭＯＳトランジスタ用のソース引き出し電極
２８およびドレイン引き出し電極２９と、バイポーラト
ランジスタ用のベース引き出し電極３０とをそれぞれ形
成する。
また、開口部２０．２１および２２の単結晶Ｓｉｌ！ｔ
Ｊ　（２５ａ）　　（２５ｂ）は、各トランジスタの歯
動領域２５１．２５２，２５３をそれぞれ形成する。
次に分離したポリＳｉ膜２４と単結晶Ｓｉ膜（２５ａ）
（２５ｂ）とを薄＜　（２００−５００人程度）熱酸化
（ゲート酸化）してＳ　ｉ０２膜３１を形成する。　な
お、ポリＳｉ膜３２でｎＭＯ３゜ｐＭＯＳトランジスタ
のゲートを形成する。また■・Ｉ技法により不純物を打
ち込み、ポリＳｉ膜２４と単結晶５ｉＷｉ２５を活性化
し熱処理をして自己整合的に旋動領域を形成する（同図
（ｄ））。
次いでバイポーラトランジスタの内部ベースを■・工法
により不純物を打ち込んで形成する。またＣＶＤ法によ
り不図示のＳ　ｉ０２膜（１００ＯＡ程度）を全面に形
成し、不図示の５ｉ０２膜とＳ　ｉ０２膜３１を開口し
て、ポリＳｉ膜３３をパターニングすることによりｎ型
のコンタクト窓を形成する。
その後、ＰＳＧｖ３４を形成し、不図示のＳ　ｉ０２膜
と５ｉ０２膜３１とＰＳＧ膜をバターニングをすること
により開口してｐ型のコンタクト窓を形成する（同図（
ｅ））。
そして、各コンタクト窓にＡ！；Ｌを配線することによ
りバイポーチ−ＭＯＳ複合トランジスタを形成する。
このようにして、ＭＯＳ）ランジスタのソース引き出し
電極２６．２８ドレイン引き出し電極２７．２９および
バイポーラトランジスタのベース引き出し電極３０と歯
動領域２５１，２５２゜および２５３をそれぞれ同時に
形成することができるので、従来例に比べてさらにバイ
ポーラ・ＭＯＳ）ランジスタを微細に形成することが可
能となる。このためｎＭＯＳ　、ｐＭＯＳトランジスタ
のソース・ドレイン容量ＣＳＯとバイポーラトランジス
タのコレクタ争ベース容量ＣＣＢを低減することができ
、２人力ＮＡＮＤ回路等の論理動作の高速化を図ること
が可能となる。
〔発明の効果〕
以上説明したように、本発明によれば各引き出し電極と
各催動領域とを同時に形成でき、かつ従来例と異なり各
引き出し電極は、各能動領域の側部より取り出されるの
で、さらにデバイスを微細化することが可能となる。
また本発明によれば各トランジスタの分布容量等を低減
することができるので論理動作の高速化が可能であり、
微細加工技術と回路動作の高速化とを相乗的に向上を図
ることが可能となる。
【図面の簡単な説明】
第１図は本発明の実施例に係るバイポーラＭＯＳトラン
ジスタの製造方法を説明する図、第２図は従来例に係る
説明図である。 （符号の説明） １．１１・・・ｐ型Ｓｉ基板（一導電型の半導体基板）
、 ２・・・ｎＭＯ３望城、 ３・・・ｐＭＯ３領域、 ４・・・分離領域、 ５・・・バイポーラトランジスタ領域、１２．１４・・
・ｎ型゛埋込み層（反対導電型の埋込み層、 １３・・・Ｐ″型埋込み層（一導電〒の埋込み層）、１
５・・・ｎ型エピタキシャル層（反対導電型のエピタキ
シャル層）、 １６．３１・・・５ｉ０２膜（絶縁膜）、１７・・・ｎ
・コレクタ補償層（反対導電型のコレクタ補償層）、 １８・・・ｐウェル層（一導電型のウェル層）、１９・
・・ｐ＋チャネルカット層、 ２０．２１．２２．２３・・・開口部、２４．３２．３
３・・・ポリＳｉ膜（多結晶半導体膜）、 ２５ａ・・・ｐ型車結晶Ｓｉ膜、 ２５ｂ・・・ｎ型単結晶Ｓｉ膜、 ２６．２８・・・ソース引き出し電極、２７．２９・・
・ドレイン引き出し電極、２５１．２５２，２５３・・
・能動領域、３０・・・ベース引き出し電極、 ３４・・・ＰＳＧ膜。

Claims (1)

  1. 【特許請求の範囲】 一導電型の半導体基板（１１）上に、反対導電チャネル
    ＭＯＳトランジスタ用の一導電型の埋込み層（１３）と
    、一導電チャネルＭＯＳトランジスタ用の反対導電型の
    埋込み層（１４）とバイポーラトランジスタ用の反対導
    電型の埋込み層（１２）とを形成し、前記基板（１１）
    上の全面に反対導電型のエピタキシャル層（１５）を形
    成し、前記エピタキシャル層（１５）の表面を選択的に
    熱酸化して、厚い絶縁膜（１６）を形成し、該絶縁膜に
    開口部（２０）、（２１）、 （２２）、（２３）を形成し、前記開口部（２０）を介
    して一導電型ウェル層（１８）を形成し、前記開口部（
    ２３）を介して反対導電型のコレクタ補償層（１７）を
    形成する工程と、エピタキシャル法により、前記絶縁膜
    （１６）上に多結晶半導体膜（２４）と、前記開口部（
    ２０）の一導電型のＰウェル層（１８）上に単結晶半導
    体膜（２５ａ）と、開口部（２１）、（２２）および（
    ２３）の反対導電型のエピタキシャル層（１５）上に単
    結晶半導体膜（２５ｂ）とを同時に形成する工程と、 ロコス法またはエッチング法により、前記多結晶半導体
    膜（２４）を分離して、前記反対導電チャネルＭＯＳト
    ランジスタ用のソース（２６）、ドレイン（２７）の引
    き出し電極と、前記一導電チャネルＭＯＳトランジスタ
    用のソース（２８）、ドレイン（２９）の引き出し電極
    と、前記バイポーラトランジスタのベース引き出し電極
    （３０）とを形成する工程と、 前記分離した多結晶半導体膜（２４）と前記単結晶半導
    体膜（２５ａ）（２５ｂ）とを薄く熱酸化して絶縁膜（
    ３１）を形成し、イオン注入法により前記絶縁膜（３１
    ）を介して不純物を打ち込み、前記多結晶半導体膜（２
    ４）および単結晶半導体膜（２５ａ）（２５ｂ）を活性
    化する工程とを有することを特徴とする半導体装置の製
    造方法。
JP62140351A 1987-06-04 1987-06-04 半導体装置の製造方法 Pending JPS63304657A (ja)

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