JPS6286752A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6286752A JPS6286752A JP60227154A JP22715485A JPS6286752A JP S6286752 A JPS6286752 A JP S6286752A JP 60227154 A JP60227154 A JP 60227154A JP 22715485 A JP22715485 A JP 22715485A JP S6286752 A JPS6286752 A JP S6286752A
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- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バイポーラ・トランジスタと絶縁ゲート形ト
ランジスタとを同一基板上に形成する半導体集積回路の
製造方法、特に、自己整合化により高速化されたバイポ
ーラ・トランジスタと相補絶縁ゲート形トランジスタ（
以下、０ＭＯ８トランジスタと称す）とを同時に形成す
る方法に関するものである。
ランジスタとを同一基板上に形成する半導体集積回路の
製造方法、特に、自己整合化により高速化されたバイポ
ーラ・トランジスタと相補絶縁ゲート形トランジスタ（
以下、０ＭＯ８トランジスタと称す）とを同時に形成す
る方法に関するものである。
従来の技術
シリコン集積回路において、バイポーラ型集積回路は低
雑音、低オフセット、高速、高負荷駆動力という特長を
持ち、ＣＭＯ８型Ｏ８回路は低消費電力、高集積度とい
う特長を持っている。これらの両者の特長を生かして、
アナログ処理とディジタル処理との両方を１チツプ上で
行なうべく、バイポーラ・トランジスタ・と０ＭＯ８）
ランジスタとを同一基板上に形成する、いわゆる、バイ
ポーラ＝ＣＭＯ８複合型集積回路が開発された。従来、
この種の半導体集積回路の製造方法は、第３図（＆）〜
（Ｃ）の工程順断面図に示すような工程が標準的であっ
た。
雑音、低オフセット、高速、高負荷駆動力という特長を
持ち、ＣＭＯ８型Ｏ８回路は低消費電力、高集積度とい
う特長を持っている。これらの両者の特長を生かして、
アナログ処理とディジタル処理との両方を１チツプ上で
行なうべく、バイポーラ・トランジスタ・と０ＭＯ８）
ランジスタとを同一基板上に形成する、いわゆる、バイ
ポーラ＝ＣＭＯ８複合型集積回路が開発された。従来、
この種の半導体集積回路の製造方法は、第３図（＆）〜
（Ｃ）の工程順断面図に示すような工程が標準的であっ
た。
第３図（２Ｌ）は、コンタクト窓形成前の半導体基板の
断面図であり、Ｐ型シリコン基板１内にＮ型ウェル層２
，２′が形成され、これらを利用して、Ｐ型絶縁ゲート
形（ＰＭＯ８））ランジスタ１０１、Ｎ型絶縁ゲート形
（ＮＭＯ５）ｌ−ランジスタ１０２およびＮＰＮバイポ
ーラ・トランジスタ１０３がＮ型ウェル層２、Ｐ型シリ
コン基板１の表面およびＮ型ウェル層２′内にそれぞれ
形成されている。
断面図であり、Ｐ型シリコン基板１内にＮ型ウェル層２
，２′が形成され、これらを利用して、Ｐ型絶縁ゲート
形（ＰＭＯ８））ランジスタ１０１、Ｎ型絶縁ゲート形
（ＮＭＯ５）ｌ−ランジスタ１０２およびＮＰＮバイポ
ーラ・トランジスタ１０３がＮ型ウェル層２、Ｐ型シリ
コン基板１の表面およびＮ型ウェル層２′内にそれぞれ
形成されている。
なお、第３図（＆）中の各構成部分を符号によって示す
と、３はフィールド酸化膜、４はゲート酸化膜、５は多
結晶シリコン・ゲート、６はＰ＋型ソース・ドレイン層
、７はｔ型ソース・ドレイン層、８はＰ＋型ベース層、
９はＮ＋型エミッタ層、１０はＮ＋型コレクタ・コンタ
クト層、１１は化学的気相成長（ｃｖｎ）酸化膜である
。
と、３はフィールド酸化膜、４はゲート酸化膜、５は多
結晶シリコン・ゲート、６はＰ＋型ソース・ドレイン層
、７はｔ型ソース・ドレイン層、８はＰ＋型ベース層、
９はＮ＋型エミッタ層、１０はＮ＋型コレクタ・コンタ
クト層、１１は化学的気相成長（ｃｖｎ）酸化膜である
。
次に、第３図（ｂ）に示すように、ＣｖＤ酸化膜１１を
選択的にエツチングし、各拡散層および多結晶シリコン
・ゲート５へのコンタクト窓１２を形成する。
選択的にエツチングし、各拡散層および多結晶シリコン
・ゲート５へのコンタクト窓１２を形成する。
ついで、第３図（Ｃ）に示すように、金属配線層１３を
形成し、バイポーラ＝ＣＭＯ８複合型集積回路が完成す
る。（参考文献：例えば、首藤啓三他、電子通信学会技
術研究報告、半導体トランジスタ研究会、５ＳＤ８１−
２６．１９８１年）上記のような従来例の半導体集積回
路の製造方法においては、ＮＰＮバイポーラ・トランジ
スタの炉型エミッタ層９とコンタクト窓１２とはそれぞ
れ別個のフォトマスクによって位置が決定される。この
事情を図を用いて更に詳しく説明する。
形成し、バイポーラ＝ＣＭＯ８複合型集積回路が完成す
る。（参考文献：例えば、首藤啓三他、電子通信学会技
術研究報告、半導体トランジスタ研究会、５ＳＤ８１−
２６．１９８１年）上記のような従来例の半導体集積回
路の製造方法においては、ＮＰＮバイポーラ・トランジ
スタの炉型エミッタ層９とコンタクト窓１２とはそれぞ
れ別個のフォトマスクによって位置が決定される。この
事情を図を用いて更に詳しく説明する。
第４図は、第３図（ｂ）の時点でのＮＰＮバイポーラ・
トランジスタ１０３の要部拡大断面図である。
トランジスタ１０３の要部拡大断面図である。
ここで、コンタクト窓１２０幅をｗｃ１ｅ型エミッタ層
９０幅をＷ、とすると、工程間の位置合せ公差ｍ（不図
示）°を考慮して、ＷＧとＷ、とは次式の関係を満足す
る必要がある。
９０幅をＷ、とすると、工程間の位置合せ公差ｍ（不図
示）°を考慮して、ＷＧとＷ、とは次式の関係を満足す
る必要がある。
Ｗｌｌ 〉Ｗｃ＋２ ・ｍ （１）すな
わち、コンタクト窓１２を１μｍ平方と非常に微細に形
成しても、工程間の位置合せ公差ｍを０．５μｍ程度で
あるとすると、〔１〕式より「型エミッタ層９は２μｍ
平方平方上りも大きくなる。
わち、コンタクト窓１２を１μｍ平方と非常に微細に形
成しても、工程間の位置合せ公差ｍを０．５μｍ程度で
あるとすると、〔１〕式より「型エミッタ層９は２μｍ
平方平方上りも大きくなる。
次に、「型エミッタ層９の端と、Ｐ＋型ベース層８上へ
のコンタクト窓１２の端との距ｍｄについてみる。この
距離ｄは、隣接のコンタクト窓１２間の最小距離をＳと
すると、平均的には次式で与えられる。
のコンタクト窓１２の端との距ｍｄについてみる。この
距離ｄは、隣接のコンタクト窓１２間の最小距離をＳと
すると、平均的には次式で与えられる。
Ｗｚ−ＷＣ
ａ ＝ ｓ −−（２）
〔２〕式において５＝３（μｍ）、ＷｚおよびＷｃをそ
れぞれ２μｍ、１．Ｉｊｍとすると、ｄ＝２．５／ｊｍ
となる。
れぞれ２μｍ、１．Ｉｊｍとすると、ｄ＝２．５／ｊｍ
となる。
以上の事情から、各部の微小化にも許容上の制約がある
。
。
発明が解決しようとする問題点
バイポーラ・トランジスタの高周波特性を向上させるた
めの１つの要素として、ベース抵抗の低減がある。ベー
ス抵抗は活性ベースの部分と外部ベースの部分とに分割
でき、前者を低減するためにはエミッタ面積の低減が必
要であり、後者を低減するためにはエミッタとベース・
コンタクトとの距離の短縮、または外部ベース部分の低
抵抗化が必要である。
めの１つの要素として、ベース抵抗の低減がある。ベー
ス抵抗は活性ベースの部分と外部ベースの部分とに分割
でき、前者を低減するためにはエミッタ面積の低減が必
要であり、後者を低減するためにはエミッタとベース・
コンタクトとの距離の短縮、または外部ベース部分の低
抵抗化が必要である。
前記のような従来の半導体集積回路の製造方法において
は、前述したように、エミッタ幅Ｗｘを、工程間の合せ
公差を考慮して決定せねばならず、面積の低減が困難で
あり、かつエミッタとベース・コンタクトとの距離ｄも
短縮が困難であるという問題点がある。外部ベース領域
の抵抗を低減するため、外部ベース領域中に高濃度のＰ
＋型拡散層を追加することもあるが、その場合も、を型
拡散層とエミッタとはやはり別個のマスクで位置が決定
されるため、工程間合せ公差を考慮する必要があり、相
互の距離の短縮には限界がある。しだがって、外部ベー
ス抵抗低減の効果はそれほど大きくはない。
は、前述したように、エミッタ幅Ｗｘを、工程間の合せ
公差を考慮して決定せねばならず、面積の低減が困難で
あり、かつエミッタとベース・コンタクトとの距離ｄも
短縮が困難であるという問題点がある。外部ベース領域
の抵抗を低減するため、外部ベース領域中に高濃度のＰ
＋型拡散層を追加することもあるが、その場合も、を型
拡散層とエミッタとはやはり別個のマスクで位置が決定
されるため、工程間合せ公差を考慮する必要があり、相
互の距離の短縮には限界がある。しだがって、外部ベー
ス抵抗低減の効果はそれほど大きくはない。
本発明は上記のような問題点を解決するもので、エミッ
タ・コンタクトとエミッタ領域との位置合せおよびエミ
ッタ領域と低抵抗外部ベース領域との位置合せを自己整
合的に行なうことによりベース抵抗を低減した高速バイ
ポーラ・トランジスタを、微細で、かつ、特性の経時変
化を抑制できる構造の０ＭＯ３）ランジスタと同一基板
上に形成することのできる半導体集積回路の製造方法を
提供するものである。
タ・コンタクトとエミッタ領域との位置合せおよびエミ
ッタ領域と低抵抗外部ベース領域との位置合せを自己整
合的に行なうことによりベース抵抗を低減した高速バイ
ポーラ・トランジスタを、微細で、かつ、特性の経時変
化を抑制できる構造の０ＭＯ３）ランジスタと同一基板
上に形成することのできる半導体集積回路の製造方法を
提供するものである。
問題点を解決するための手段
上記の問題点を解決するだめの本発明の半導体集積回路
の製造方法は、相互に電気的に分離された一導電型の第
１領域、他導電型の第２領域および一導電型の第３領域
を有する半導体基板において、前記第１領域および第２
領域上にゲート絶縁膜を形成する工程と、前記第３領域
内にバイポーラ・トランジスタの活性ベース層を形成す
る工程と、前記ゲート絶縁膜上の一部分に絶縁ゲート形
トランジスタのゲートを形成する工程と、前記活性ベー
ス層表面の一部分に前記半導体基板中で一導電型不純物
となる元素を高濃度に含むエミッタ電極を形成する工程
と、前記エミッタ電極から前記活性ベース層中に前記元
素を拡散させてバイポーラ・トランジスタのエミッタ層
を形成する工程と、前記ゲートおよび前記エミッタ電極
の側壁部分に選択的に薄膜を形成したのち、前記薄膜と
前記エミッタ電極とをマスクとして前記第３領域中に他
導電型不純物を導入してバイポーラ・トランジスタの外
部ベース領域を形成する工程とからなるものである。
の製造方法は、相互に電気的に分離された一導電型の第
１領域、他導電型の第２領域および一導電型の第３領域
を有する半導体基板において、前記第１領域および第２
領域上にゲート絶縁膜を形成する工程と、前記第３領域
内にバイポーラ・トランジスタの活性ベース層を形成す
る工程と、前記ゲート絶縁膜上の一部分に絶縁ゲート形
トランジスタのゲートを形成する工程と、前記活性ベー
ス層表面の一部分に前記半導体基板中で一導電型不純物
となる元素を高濃度に含むエミッタ電極を形成する工程
と、前記エミッタ電極から前記活性ベース層中に前記元
素を拡散させてバイポーラ・トランジスタのエミッタ層
を形成する工程と、前記ゲートおよび前記エミッタ電極
の側壁部分に選択的に薄膜を形成したのち、前記薄膜と
前記エミッタ電極とをマスクとして前記第３領域中に他
導電型不純物を導入してバイポーラ・トランジスタの外
部ベース領域を形成する工程とからなるものである。
作用
この半導体集積回路の製造方法によれば、バイポーラ＝
ＣＭＯ３複合型集積回路において、バイポーラ・トラン
ジスタのエミッタ層、エミッタ電極および外部ベース層
が一枚のフォトマスクにより自己整合的に形成されるた
め、エミッタが微細化でき、かつエミッタ層と外部ベー
ス層との距離が短縮できて、ベース抵抗が小さく高速動
作が可能になる。同時に、０ＭＯ５）ランジスタ部分で
は高濃度のソース・ドレインがゲート直下から離れた構
造を得ることが可能であシ、特性の経時変化を小さくで
きる。
ＣＭＯ３複合型集積回路において、バイポーラ・トラン
ジスタのエミッタ層、エミッタ電極および外部ベース層
が一枚のフォトマスクにより自己整合的に形成されるた
め、エミッタが微細化でき、かつエミッタ層と外部ベー
ス層との距離が短縮できて、ベース抵抗が小さく高速動
作が可能になる。同時に、０ＭＯ５）ランジスタ部分で
は高濃度のソース・ドレインがゲート直下から離れた構
造を得ることが可能であシ、特性の経時変化を小さくで
きる。
°実施例
第１図は本発明実施例で得られる半導体集積回路の要部
拡大断面図であシ、第２図（２Ｌ）〜（１）は、本発明
の半導体集積回路の製造方法の一実施例を示す工程順断
面図である。
拡大断面図であシ、第２図（２Ｌ）〜（１）は、本発明
の半導体集積回路の製造方法の一実施例を示す工程順断
面図である。
まず、第２図（２Ｌ）に示すように、Ｐ型ンリコン基板
１内にＮ型ウェル層２．２′を形成した後、選択酸化法
等によりフィールド酸化膜３を形成し、さらに、熱酸化
法等によりゲート酸化膜４を形成する。
１内にＮ型ウェル層２．２′を形成した後、選択酸化法
等によりフィールド酸化膜３を形成し、さらに、熱酸化
法等によりゲート酸化膜４を形成する。
次に、第２図（ｂ）に示すように、フォトレジスト膜２
ｏをマスクとしてポロンをイオン注入し、ついで、熱処
理を施し、ＮＰＮバイポーラ・トランジスタのＰ＋型活
性ペース層８１を形成する。
ｏをマスクとしてポロンをイオン注入し、ついで、熱処
理を施し、ＮＰＮバイポーラ・トランジスタのＰ＋型活
性ペース層８１を形成する。
ついで、第２図（Ｃ）に示すように、フォトレジスト膜
２ｏを利用して、Ｐ＋型活性ベース層８１上のゲート酸
化膜４を選択的にエツチング除去し、シリコン表面を露
出する。
２ｏを利用して、Ｐ＋型活性ベース層８１上のゲート酸
化膜４を選択的にエツチング除去し、シリコン表面を露
出する。
次に、第２図（ｄ）に示すように、基板上全面にＮ＋型
多結晶シリコン膜６１およびＣＶＤ酸化膜２２を形成す
る。Ｎ＋型多結晶シリコン膜５１への不純物の導入は、
同膜形成後行なってもよいし、また同膜形成と同時に行
なってもよい。不純物濃度は１０”（７１１−３程度が
必要である。
多結晶シリコン膜６１およびＣＶＤ酸化膜２２を形成す
る。Ｎ＋型多結晶シリコン膜５１への不純物の導入は、
同膜形成後行なってもよいし、また同膜形成と同時に行
なってもよい。不純物濃度は１０”（７１１−３程度が
必要である。
ついで、第２図（＋５）に示すように、ＣＶＤ酸化膜２
２とＮ＋型多結晶シリコン膜６１を選択的にエソチング
除去して、絶縁ゲート形トランジスタのゲート６２と、
エミッタ電極５３とを同時に形成する。この時、Ｐ＋型
活性ベース層８１の表面が多少エツチングされてもさし
つかえない。
２とＮ＋型多結晶シリコン膜６１を選択的にエソチング
除去して、絶縁ゲート形トランジスタのゲート６２と、
エミッタ電極５３とを同時に形成する。この時、Ｐ＋型
活性ベース層８１の表面が多少エツチングされてもさし
つかえない。
次に、第２図（０に示すように、ＮＭＯＳトランジスタ
形成予定領域以外の部分を７オトレジスト膜２３で覆い
、か−１）ＣＶＤ酸化膜２２．！： ＮＭＯＳトランジ
スタ用のゲート５２とをマスクとしてリンをイオン注入
後、熱処理を施し、「型ソース・ドレイン層７１を形成
する。この時のリンのドーズ量は２〜５Ｘ１０”ａＩＩ
−２程度が適当である。
形成予定領域以外の部分を７オトレジスト膜２３で覆い
、か−１）ＣＶＤ酸化膜２２．！： ＮＭＯＳトランジ
スタ用のゲート５２とをマスクとしてリンをイオン注入
後、熱処理を施し、「型ソース・ドレイン層７１を形成
する。この時のリンのドーズ量は２〜５Ｘ１０”ａＩＩ
−２程度が適当である。
ついで、第２図（ｇ）に示すように、基板上全面に膜厚
数百ｎｍのｃｖｎ酸化膜２４を形成する。この時、ゲー
ト５２およびエミッタ電極５３の側壁上もｃｖｎ酸化膜
２４で十分に覆われている必要がある。
数百ｎｍのｃｖｎ酸化膜２４を形成する。この時、ゲー
ト５２およびエミッタ電極５３の側壁上もｃｖｎ酸化膜
２４で十分に覆われている必要がある。
次に、基板全面を反応性イオンエツチング等の方法で垂
直にエツチングし、第２図（ｈ）に示すようにゲート５
２およびエミッタ電極５３の側壁上にスペーサ２４１お
よび２４２をそれぞれ形成する。
直にエツチングし、第２図（ｈ）に示すようにゲート５
２およびエミッタ電極５３の側壁上にスペーサ２４１お
よび２４２をそれぞれ形成する。
この時、ゲート５２およびスペーサ２４１の下にはゲー
ト酸化膜４が残る。それ以外の部分のゲート酸化膜は第
２図（ｈ）中では除去されているが、これは完全に除去
されなくてもよい。
ト酸化膜４が残る。それ以外の部分のゲート酸化膜は第
２図（ｈ）中では除去されているが、これは完全に除去
されなくてもよい。
ついで、第２図（ｉ）に示すように、ＮＭＯＳトランジ
スタ形成予定領域およびＮＰＮバイポーラ・トランジス
タのコレクタ電極形成予定領域以外をフォトレジスト膜
２５で覆い、かつＣＶＤ酸化膜２２、ゲート５２、スペ
ーサ２４１をマスクとしてドーズ量１０１５０−２以上
のヒ素をイオン注入後、熱処理して、炉型ソース・ドレ
イン層７２およびＮＰＮバイポーラ・トランジスタの「
型コレクタ電極取出層１ｏ１を形成する。この時の熱処
理により、エミッタ電極６３中の不純物元素をＰ＋型活
性ベース層８１中に拡散させ、「型エミッタ層９１を形
成する。
スタ形成予定領域およびＮＰＮバイポーラ・トランジス
タのコレクタ電極形成予定領域以外をフォトレジスト膜
２５で覆い、かつＣＶＤ酸化膜２２、ゲート５２、スペ
ーサ２４１をマスクとしてドーズ量１０１５０−２以上
のヒ素をイオン注入後、熱処理して、炉型ソース・ドレ
イン層７２およびＮＰＮバイポーラ・トランジスタの「
型コレクタ電極取出層１ｏ１を形成する。この時の熱処
理により、エミッタ電極６３中の不純物元素をＰ＋型活
性ベース層８１中に拡散させ、「型エミッタ層９１を形
成する。
次に、第２図０）に示すように、ＰＭＯＳトランジスタ
形成予定領域およびＮＰＮバイポーラ・トランジスタの
外部ベース形成予定領域以外をフォトレジスト膜２６で
覆い、かつＣＶＤ酸化膜２２、ゲート６２、エミッタ電
極６３およびスペーサ２４１．２４２をマスクとしてド
ーズ量１０１５３”以上のボロンをイオン注入後、熱処
理して、Ｐ＋型ソース・ドレイン層６１およびＰ＋型外
部ベース層８２を形成する。ここでＰＭＯ５）ランジス
タ２０１、ＮＭＯ３）ランジスタ２０２およびＮＰＮバ
イポーラ・トランジスタ２０３が完成したことになる。
形成予定領域およびＮＰＮバイポーラ・トランジスタの
外部ベース形成予定領域以外をフォトレジスト膜２６で
覆い、かつＣＶＤ酸化膜２２、ゲート６２、エミッタ電
極６３およびスペーサ２４１．２４２をマスクとしてド
ーズ量１０１５３”以上のボロンをイオン注入後、熱処
理して、Ｐ＋型ソース・ドレイン層６１およびＰ＋型外
部ベース層８２を形成する。ここでＰＭＯ５）ランジス
タ２０１、ＮＭＯ３）ランジスタ２０２およびＮＰＮバ
イポーラ・トランジスタ２０３が完成したことになる。
ついで、第２図＠）に示すように、基板上全面にＣＶＤ
酸化膜１１１を形成し、さらに、ＣＶＤ酸化膜１１１を
選択的にエツチングして開口部を設け、第２図（１）に
示すように金属配線層１３１を形成すれば、バイポーラ
＝ＣＭＯ８複合型集積回路が完成する。
酸化膜１１１を形成し、さらに、ＣＶＤ酸化膜１１１を
選択的にエツチングして開口部を設け、第２図（１）に
示すように金属配線層１３１を形成すれば、バイポーラ
＝ＣＭＯ８複合型集積回路が完成する。
ランジスタよりもドレイン電界が低減でき、特性の経時
変化が小さい。また、ＰＭＯＳトランジスタ２０１の構
造は、いわゆる、オフセット・ゲート型であり、従来型
のＰＭＯ８）ランジスタに比してゲート・ソース間およ
びゲート・ドレイン間の寄生容量が小さいので、高速動
作が期待できる。
変化が小さい。また、ＰＭＯＳトランジスタ２０１の構
造は、いわゆる、オフセット・ゲート型であり、従来型
のＰＭＯ８）ランジスタに比してゲート・ソース間およ
びゲート・ドレイン間の寄生容量が小さいので、高速動
作が期待できる。
なお、工程の順序を多少変更すれば、ＮＰＮバイポーラ
・トランジスタ２０３の構造を変えずに、ＮおよびＰＭ
Ｏ３）ランジスタを従来型の構造にすることは容易であ
る。
・トランジスタ２０３の構造を変えずに、ＮおよびＰＭ
Ｏ３）ランジスタを従来型の構造にすることは容易であ
る。
上記の実施例によって製造されたＮＰＮバイポーラ・ト
ランジスタの構造について更に第１図により詳しく説明
する。
ランジスタの構造について更に第１図により詳しく説明
する。
第１図は、第２図（１）に示しだ本発明の一実施例によ
り製造されたＮＰＮバイポーラ・トランジスタの要部拡
大断面図である。「型エミッタ層９１は、エミッタ電極
６３からの不純物の拡散によって形成されるので、位置
合せは自己整合的に行なわれる。また、エミッタ電極５
３の幅をＷｃ’、Ｎ＋型エミッタ層９１の幅をＷ、’、
Ｎ”型エミッタ層９１の不純物の横方向拡散長（不図示
）をｙｊ８とすると次式の関係が成立する。
り製造されたＮＰＮバイポーラ・トランジスタの要部拡
大断面図である。「型エミッタ層９１は、エミッタ電極
６３からの不純物の拡散によって形成されるので、位置
合せは自己整合的に行なわれる。また、エミッタ電極５
３の幅をＷｃ’、Ｎ＋型エミッタ層９１の幅をＷ、’、
Ｎ”型エミッタ層９１の不純物の横方向拡散長（不図示
）をｙｊ８とすると次式の関係が成立する。
ｗ’＝Ｗ’＋２・ｙｊ、 （３）冨
Ｃ ここで「型エミッタ層９１の拡散深さを０．１μｍ程度
とすると、Ｙｊ８は０．０５〜０．０８ ｐｍなので、
Ｗ、／を１μｍとすればＷ、／は１．２μｍとなり、非
常に微細な「型エミッタ層が形成できることがわかる。
Ｃ ここで「型エミッタ層９１の拡散深さを０．１μｍ程度
とすると、Ｙｊ８は０．０５〜０．０８ ｐｍなので、
Ｗ、／を１μｍとすればＷ、／は１．２μｍとなり、非
常に微細な「型エミッタ層が形成できることがわかる。
さらに、１−型エミッタ層９１とＰ＋型外部ベース層８
２との距離をｄ’、Ｐ＋型外部ベース層８２の不純物の
横方向拡散長（不図示）をＹｊＢ、スペーサ２４１の横
方向厚さをｔ５とすると、次式が成立する。
２との距離をｄ’、Ｐ＋型外部ベース層８２の不純物の
横方向拡散長（不図示）をＹｊＢ、スペーサ２４１の横
方向厚さをｔ５とすると、次式が成立する。
ｄ’ ＝ ｔ、 −Ｙｊ、 −Ｙｊ、 （４）
ここで、ｔｓ＝０２５ μｍ 、 Ｙｃ ＝Ｑ、 ０８
μｍ 。
ここで、ｔｓ＝０２５ μｍ 、 Ｙｃ ＝Ｑ、 ０８
μｍ 。
Ｙｊ、 ＝ ０．１ ｐ ｍとすると、ｄ′は０．０７
ｐｍとなシ、「型エミッタ層９１と低抵抗のｔ型外部ベ
ース層８２との距離ｄ′を非常に短くできることがわか
る。
ｐｍとなシ、「型エミッタ層９１と低抵抗のｔ型外部ベ
ース層８２との距離ｄ′を非常に短くできることがわか
る。
ｔｓ、 Ｙｊ、およびＹｊＢの値によっては距離ｄ′が
負になることもありうるが、「型エミッタ層９１と、Ｐ
＋型外部ベース層８２とが大きく重なシ合うことは無い
ので特に問題にはならない。
負になることもありうるが、「型エミッタ層９１と、Ｐ
＋型外部ベース層８２とが大きく重なシ合うことは無い
ので特に問題にはならない。
前記のようなエミッタの微細化およびエミッタ層と外部
ベース層との距離ｄ′の短縮は、両者ともバイポーラ・
トランジスタの高速性の改善に大きな効果がある。
ベース層との距離ｄ′の短縮は、両者ともバイポーラ・
トランジスタの高速性の改善に大きな効果がある。
なお、上記の実施例においては説明の都合上、Ｎ型ウェ
ル層を用いたが、これはＰ型ウェル、あるいはＮ型２Ｐ
型両方のウェルを用いても同じ結果が得られる。また、
エピタキシャル成長層を用いたり、それと同時ＫＮ＋型
、Ｐ＋型の埋め込み拡散層を形成してもよい。さらに、
第２図（ｂ）において、ゲート酸化膜４を通じてボロン
をイオン注入しているが、これはあらかじめフォトレジ
スト膜２０をマスクとしてゲート酸化膜４を選択的にエ
ツチング除去した後、ボロンをイオン注入してもよい。
ル層を用いたが、これはＰ型ウェル、あるいはＮ型２Ｐ
型両方のウェルを用いても同じ結果が得られる。また、
エピタキシャル成長層を用いたり、それと同時ＫＮ＋型
、Ｐ＋型の埋め込み拡散層を形成してもよい。さらに、
第２図（ｂ）において、ゲート酸化膜４を通じてボロン
をイオン注入しているが、これはあらかじめフォトレジ
スト膜２０をマスクとしてゲート酸化膜４を選択的にエ
ツチング除去した後、ボロンをイオン注入してもよい。
ゲートおよびエミッタ電極の材料としては多結晶シリコ
ンを用いているが、金属硅化物や、多結晶シリコンと金
属硅化物の多層膜等の材料を用いてもよい。また、ゲー
ト絶縁膜、スペーサ等にも上記の実施例で用いた材料以
外の材料を用いてもさしつかえない。
ンを用いているが、金属硅化物や、多結晶シリコンと金
属硅化物の多層膜等の材料を用いてもよい。また、ゲー
ト絶縁膜、スペーサ等にも上記の実施例で用いた材料以
外の材料を用いてもさしつかえない。
発明の効果
以上のように本発明の半導体集積回路の製造方法によれ
ば、バイポーラ＝ＣＭＯ８複合型集積回路において、エ
ミッタ電極とエミッタ層、および低抵抗の外部ベース層
がいずれも自己整合的に形成されることによシ、ベース
抵抗が極めて小さく高速動作に適したＮＰＮバイポーラ
・トランジスタを得ることができる。また同時に、ＮＭ
ＯＳトランジスタではＬＤＤ構造、ＰＭＯＳトランジス
タではオフセット・ゲート構造という微細化に適した構
造の素子を製造することができ、全体としては高集積、
高速、低消費電力、高負荷駆動力という特長を持つバイ
ポーラ＝ＣＭＯ８複合型集積回路を製造することができ
る。
ば、バイポーラ＝ＣＭＯ８複合型集積回路において、エ
ミッタ電極とエミッタ層、および低抵抗の外部ベース層
がいずれも自己整合的に形成されることによシ、ベース
抵抗が極めて小さく高速動作に適したＮＰＮバイポーラ
・トランジスタを得ることができる。また同時に、ＮＭ
ＯＳトランジスタではＬＤＤ構造、ＰＭＯＳトランジス
タではオフセット・ゲート構造という微細化に適した構
造の素子を製造することができ、全体としては高集積、
高速、低消費電力、高負荷駆動力という特長を持つバイ
ポーラ＝ＣＭＯ８複合型集積回路を製造することができ
る。
第１図は本発明の半導体集積回路の製造方法のランジス
タの要部拡大断面図、第２図（ａ）〜（１）は前記本発
明の半導体集積回路の製造方法の一実施例を示す工程順
断面図、第３図（ａ）〜（Ｑ）は従来例のバエ上類断面
図、第４図は前記従来例の途中工程でのＮＰＮバイポー
ラ・トランジスタの要部拡大断面図である。 ２、？′・・・・・・Ｎ型ウェル層、４・・・・・・ゲ
ート酸化膜、６２・・・・・・ゲート、５３・・・・・
・エミッタ電極、６１・・・・・・戸型ソース・ドレイ
ン層、７１・・・・・・「型ソース・ドレイン層、７２
・・・・・・Ｎ＋型ソース・ドレイン層、８１・・・・
・・Ｐ＋型活性ペース層、８２・・・・・・Ｐ＋型外部
ベース層、９１・・・・・・「型エミッタ層、１０１・
・・・・・「型コレクタ電極取出層、１３１・・・・・
・金属配線層、２４１．２４２・・・・・・スペーサ、
１０１．２０１・・・・・・ＰＭＯＳ ）ランジスタ、
１０２．２０２・・・・・・ＮＭＯ８）ランジスタ、１
０３．２０３・・・・・・ＮＰＮバイポーラ・トランジ
スタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２．
２’−−Ｎ”２ウェ＋Ｖ、７ｆ ４−−− ｉ−Ｌ１２（で：ＭＷ ５２−一−ケート ７ｆ−Ｈ−％ ＊ ７２−−−Ｎ？ ｊ＃ ・・ ８４−Ｆ＋隻二右シ１１−ス、看 Ｂ２−−− ｐｔｑ ｑＬ ９７ 。 Ｑｆ−−−ｙ”Ｅ！ニミッヅ層 ダ０ヅーー５Ｊｎクヲ電籍取ｆ看 Ｗ’ｌ（Ｎ−−−ＰＭＯ５Ｌラング２グｆｂ２，２Ｄ２
−−−Ｈ間ｏｓ リ １０３、２０ｊ−−−ｌｐＮ 〕（４７，’−ラ・トラ
ンジ又デｌ３ｆ−ｆ五社嶽４ ２１（，２４２−−−ス、・−プ 第 ２ 図 第 ２ 図
タの要部拡大断面図、第２図（ａ）〜（１）は前記本発
明の半導体集積回路の製造方法の一実施例を示す工程順
断面図、第３図（ａ）〜（Ｑ）は従来例のバエ上類断面
図、第４図は前記従来例の途中工程でのＮＰＮバイポー
ラ・トランジスタの要部拡大断面図である。 ２、？′・・・・・・Ｎ型ウェル層、４・・・・・・ゲ
ート酸化膜、６２・・・・・・ゲート、５３・・・・・
・エミッタ電極、６１・・・・・・戸型ソース・ドレイ
ン層、７１・・・・・・「型ソース・ドレイン層、７２
・・・・・・Ｎ＋型ソース・ドレイン層、８１・・・・
・・Ｐ＋型活性ペース層、８２・・・・・・Ｐ＋型外部
ベース層、９１・・・・・・「型エミッタ層、１０１・
・・・・・「型コレクタ電極取出層、１３１・・・・・
・金属配線層、２４１．２４２・・・・・・スペーサ、
１０１．２０１・・・・・・ＰＭＯＳ ）ランジスタ、
１０２．２０２・・・・・・ＮＭＯ８）ランジスタ、１
０３．２０３・・・・・・ＮＰＮバイポーラ・トランジ
スタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２．
２’−−Ｎ”２ウェ＋Ｖ、７ｆ ４−−− ｉ−Ｌ１２（で：ＭＷ ５２−一−ケート ７ｆ−Ｈ−％ ＊ ７２−−−Ｎ？ ｊ＃ ・・ ８４−Ｆ＋隻二右シ１１−ス、看 Ｂ２−−− ｐｔｑ ｑＬ ９７ 。 Ｑｆ−−−ｙ”Ｅ！ニミッヅ層 ダ０ヅーー５Ｊｎクヲ電籍取ｆ看 Ｗ’ｌ（Ｎ−−−ＰＭＯ５Ｌラング２グｆｂ２，２Ｄ２
−−−Ｈ間ｏｓ リ １０３、２０ｊ−−−ｌｐＮ 〕（４７，’−ラ・トラ
ンジ又デｌ３ｆ−ｆ五社嶽４ ２１（，２４２−−−ス、・−プ 第 ２ 図 第 ２ 図
Claims (4)
- （１）相互に電気的に分離された一導電型の第１領域、
他導電型の第２領域および一導電型の第３領域を有する
半導体基板に、前記第１領域および第２領域上に絶縁ゲ
ート形トランジスタのゲート絶縁膜を形成する工程と、
前記第３領域内にバイポーラ・トランジスタの活性ベー
ス層を形成する工程と、前記ゲート絶縁膜上の一部分に
前記絶縁ゲート形トランジスタのゲートを形成する工程
と、前記活性ベース層表面の一部分に前記半導体基板中
で一導電型不純物となる元素を高濃度に含むエミッタ電
極を形成する工程と、前記エミッタ電極から前記活性ベ
ース層中に前記元素を拡散させてバイポーラ・トランジ
スタのエミッタ層を形成する工程と、前記ゲートおよび
前記エミッタ電極の側壁部分に選択的に薄膜を形成する
工程と、前記薄膜と前記エミッタ電極とをマスクとして
前記第３領域中に他導電型不純物を導入してバイポーラ
・トランジスタの外部ベース層を形成する工程とをそな
えた半導体集積回路の製造方法。 - （２）外部ベース層が、絶縁ゲート形トランジスタのソ
ース・ドレイン層と同時に形成されることを特徴とする
特許請求の範囲第１項に記載の半導体集積回路の製造方
法。 - （３）エミッタ電極が、絶縁ゲート形トランジスタのゲ
ートと同時に形成されることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路の製造方法。 - （４）エミッタ電極が、多結晶シリコン、非晶質シリコ
ンまたは金属硅化物のうち少くともいずれか１つを含む
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227154A JPH0712064B2 (ja) | 1985-10-11 | 1985-10-11 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227154A JPH0712064B2 (ja) | 1985-10-11 | 1985-10-11 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286752A true JPS6286752A (ja) | 1987-04-21 |
| JPH0712064B2 JPH0712064B2 (ja) | 1995-02-08 |
Family
ID=16856339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227154A Expired - Fee Related JPH0712064B2 (ja) | 1985-10-11 | 1985-10-11 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712064B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284854A (ja) * | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH0223649A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7547948B2 (en) | 2004-03-08 | 2009-06-16 | Yamaha Corporation | Semiconductor device including bipolar junction transistor with protected emitter-base junction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222556A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-11 JP JP60227154A patent/JPH0712064B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222556A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284854A (ja) * | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH0223649A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7547948B2 (en) | 2004-03-08 | 2009-06-16 | Yamaha Corporation | Semiconductor device including bipolar junction transistor with protected emitter-base junction |
| US7569448B2 (en) | 2004-03-08 | 2009-08-04 | Yamaha Corporation | Semiconductor device including bipolar junction transistor with protected emitter-base junction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0712064B2 (ja) | 1995-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |