JPS58225663A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58225663A
JPS58225663A JP57108069A JP10806982A JPS58225663A JP S58225663 A JPS58225663 A JP S58225663A JP 57108069 A JP57108069 A JP 57108069A JP 10806982 A JP10806982 A JP 10806982A JP S58225663 A JPS58225663 A JP S58225663A
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Hiroshi Iwasaki
博 岩崎
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、高速なポリシリコンｒ−）相補型ＭＯＢ　
）ランジスタと、高いし中断周波数特性を有し低消費電
力なバイポーラ型トランジスタとを共存させるための半
導体装置の製造方法に関する。
〔発明の技術的背景〕
バイポーラ型トランジスタは、集積回路装置においては
基板と反対導電型のエピタキシャル成長層が上記基板上
に形成された２層構造のシリコンウェハー、あるいは２
層構造間にエピタキシャル層と同導電型の高濃度埋込み
層をもったシリコンウェハーを用いてバイポーラ型トラ
ンジスタを集積してゆく、一方、相補型ＭＯ８）ランノ
スタは、−導電型シリコンウエノ・−そのものを使用し
、例えばＩ　Ｘ　１０”　ｃｍ−”濃度のｎ型のウェノ
・−ヲ用埴た場合、ｐ−ｗｅｌｌ領域を表面濃度例えに
１ｘｌＯｃｍ　　　程度で形成し、ｐ　−ｗｅ　１１領
域上にＮチャネルＭＯ８％　ｎ型基板上にＰチャネルＭ
ＯＢ　）ランゾスタを集積してゆく。
上記バイポーラ型トランジスタを集積する際の最大の熱
工程は、集積回路装置を電気的に分離する通称アイソレ
ージ凹ンの拡散形成工程でおる。通常、５μｍ程度のア
イソレージ爾ン拡散の熱工程は、１２００℃の高温で１
〜１．５時間を要し、その表面抵抗は５〜５０Ω／口程
度である。一方、相補型ＭＯ８）ランジスタの最大の熱
拡散工程は、ｗｅｌｌ領域の形成であり、通常５〜６μ
ｍ程度の拡散で温度１１９０℃、１２時間を要する。
この両者のトランジスタを同一基板上に集積する場合、
両者の最大熱拡散工程をかねて行なえに装置の製造時間
を短縮できる。例えに、第１図に示すようにバイポーラ
型トランジスタを□ｔ、Ｂｉ。つ、２、−よ０．２□よ
、１　　　“１上に高濃度のｎ　埋込み層１２を拡散形
成し、その基板全面にｎ型のエピタキシャル層１３を設
けだウェハーを使用し、次いで各集積回路装置を電気的
に分離するアイソレーション領域Ｊ４およびｐ　−ｗｅ
　ｌ　１領域１５を設ける。この時ｓ　Ｐ−Ｗθ１１領
域１６の熱工程がアイソレーション領域１４の熱工程よ
シ艮いため、まず最初にｐ　”ｗ＠１１領域１６の熱拡
散を一部施こし、次いで、ｐ−Ｗ・１１　領域Ｊ５とア
イソレージ珊ン領域Ｊ４の熱拡散を同時に施こす。例え
ば、上記のウエノ・−上に熱酸化膜を約１０００Ｘ形成
し、ｐ−ｗ＠ｌｌ領域Ｊ５にボロンのイオンインゾラン
テーシ蓼ンを１０１２ｃｍ−２程度の低ドーズ量で施こ
して一部熱拡散をし、次にアイソレーション領域Ｊ４に
１０１６〜１０１４ｃｒｎ″２程度のドーズ量でがロン
１１オンインゾランテーシ蜀ンしたｆｋ、ｐ−ｗ・１１
領域１６．アイソレーション領域Ｊ４を同時に熱拡散す
る。この時の熱拡散温度Ｆｉ１１９０℃を用いる。これ
で相補型Ｍ０８トラン２スタとバイポーラ型トランジス
タを設ける素子構造部がウェハー内に形成されたことに
なる・ 次に、上記のような工程で形成しｆｃ木子栴造５一 部ニ、バイポーラ型トランジスタと相補型ＭＯＢトラン
ジスタとを構成してゆく。すなわち、ＭＯＳ　）ランジ
ヌタのダート酸化膜’ｆｋＨ１６！全形成した後、この
トランジスタのダート電極１７１　＊１７ｍをポリシリ
コンによって形成する。そして、ｐチャネル型ＭＯ８）
ランジスタＴｒｓ　のソース、ドレイン領域Ｊｇ、１ｇ
’およびバイポーラ型トランジスタＴｒ、のベース領域
Ｊ９にｐ型の不純物を同時に拡散し、ｎチャネル型ＭＯ
８）ランジスタＴｒ、のソースドレイン領域２０．２グ
およびバイポーラ型トランジスタＴｒｓの工ｉ２り、コ
レクタ領域２ノ。
２２にｎ型の不純物を拡散する。
〔背景技術の問題点〕
しかし、従来の形成方法では、ｗｅｌｌ拡散およびアイ
ソレージ日ン拡散の熱工程において、埋込み層１２から
の上方向への拡散しみ川しが大　　　　゛きく、実質的
にｐ　−ｗｅ　１１拡散時間では埋め込み層１２上のｎ
型エピタキシャル層１３のエビ濃度は、埋め込み層１２
からのしみ川しによｐ一定６− に保っておくことは困難である。これに対しバイポーラ
型トランジスタにとってこのエビ濃度はトラン２ヌタの
静特性＋耐圧に直接関係するため一定に保つ必要があＪ
）、ｔ７’ｃＭＯ８）ランジスタにとってはエビ濃度が
変化するとこのトランジスタのしきい値電圧ｖｔｈが変
化するため濃度を一定に保つことが重要である。さらに
ｓ　／ｊイポーラ型トランジスタのベース、工（ツタ拡
散をＭＯ８型トランジスタのソース、ドレイン拡散と同
一工程で形成すると、ＭＯＢ型トランジスタの特性とバ
イポーラ型トランジスタの特性との両方を最適にコント
ロールすることが困難でおり、高速性能のＭＯ８型トラ
ンジスタと高いし中断周波数で且つ低消費電力なバイポ
ーラ型トランジスタとを共存させることは難しい。
〔発明の目的〕
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、相補型ＭＯ８）ランジスタと
バイポーラ型トランジスタとを共存する半導体装置にお
ｉて、埋込み層から上方への拡散のしみ出しが少なく、
且つｗｅ　１１領域上に形成されたＭＯＳ　ｌ・ランジ
スタおよびバイポーラ型トランジスタのそれぞれの特性
を最適な状態にコントロールできる半導体装置の製造方
法を提供することである。
〔発明の概要〕
すなわち、この発明による半導体装置の製造方法は、第
１導電型（ｐ型）の半導体基板上に第２導電型（ｎ型）
で高濃度の第１半導体領域を形成し、この上にｐ型の第
２半導体領域をエピタキシャル成長させる。そして、上
記第２半導体領域内に前記第１半導体領域と電気的に結
合されたｎ型の第３半導体領域を形成し、上記第３半導
体領域上にバイポーラ型トランジスタおよび第１導電型
（ｐチャネル型）のＭＯＳ　）ランジスタを形成すると
ともに、上記第２半導体領域上に第２導電型（ｎチャネ
ル型）のＭＯＳ　）ランジスタを構成する方法である。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
するｌＫ２図（、）〜（ｇ）はその製造工程を示す図で
、まず、（ａ）図に示すように基板濃度１０１４〜１０
１７ｃＴｎ″−ｓ程度のｐ型シリコン基板２３上に、拡
散マスク用絶縁膜例えに熱酸化膜を施し、必要個所をパ
ターニングした後、アンチモンｓｂあるいは砒素Ａｓに
て高濃度（１ｏ１８〜１０２゜ｃｍ−２）なｎ＋拡散層
２４Ｉ　＋　２４ｓ　を形成する。
さらに、上記絶縁膜を全面除去した彼、ウエノ・−全面
にｐ型のエピタキシャル層２５を堆積形成する。ｐ型の
エピタキシャル層としては、厚さが１〜５μｍ１比抵抗
が０．５〜１０Ωｅｃｒｎ程度とする。ただしこの条件
は一定の目安であｐ％累子の条件により当然変化させる
べき値である。
次いで、ｐチャネル型のＭＯＳ　）ランジスタ形成領域
およびバイポーラ型トランジスタを集積形成する領域と
して、ｎ−ｗｅｌｌ領域２６１．２６率を形成する。ま
ず最初に上記つ寥ノ１−の表面に熱酸化膜２７を約１０
００Ｘ熱形成し、リンのイオンインシランチーシーンを
用いて拡散源を形成する。例えにドーズ量２Ｘ１０　　
ｃｍ　　で加−〇− 速電圧１５０　ｋ８Ｖを用い、次の熱工程で３μｍ程度
の深さに拡散すれば、ｎ−ｗｅｌｌ　１１度として８〜
ｌ０ＸＩＯ−ｃｍ　　が得られる。熱拡散は一例として
１１９０℃を用いれに良い。この時、埋込み層２４＠＊
２４Ｂから上方向への拡散も起こり、ｎ−ｗｅｌｌ拡散
層の拡散長が短かくなるため、熱拡散時間も短かくなり
、ｎ−ｗｅｌｌ領域の形成が容易になる。
次に、（ｂ）図に示すように、上記ウェハー全面に熱酸
化膜２８を３００〜２０００Ｘ程度の厚さに形成し、耐
酸化性の絶縁膜２９（例えに８１Ｎ　）を約１０００Ｘ
堆積させ、フィールド領域ツバターニングを行なう。こ
の後、ボロンあるいはリンのイオンインシランチーシー
ンによってチャネルカット３０．３１を形成する。
次に、（Ｃ）図に示すように、絶縁層２９をマスクにし
てフィールドの選択酸化（フィールド酸化膜３２）を約
０．７〜１．２μｍ程度施こし、絶縁＃Ｉ２９１熱酸化
膜２８を除去した彼、再びＭＯＩＩＩトランジスタのダ
ート酸化膜として約２００〜１０− １０００Ｘの熱酸化膜３３を形成する。
さらに、（ｄ）図に示すように、バイポーラ型トランジ
スタ部にレジストとフィールド酸化換３２をマスクにし
てがロンのイオンイン７９♂４−シ１ンを施し、アニー
ルあるいは必要に応じて１０００〜ＩＩ０θ℃程度の温
度で拡散スランビングを施し、シート抵抗ρ、＝５００
〜１０００Ω／ロ程度の活性ベース領域３４（ドラフト
ベース構造の内部ベース領域）を形成する。また、必要
に応じてｐチャネルあるいはｏｆヤネル型ＭＯ８）ラン
ノスタのダートスレッシロールド電圧規定用のチャネル
インノランテーシ司ン３６＃３６を種々施こす。
次に、（ｅ）図に示すように、エンツタ拡散用の開口３
７を・ｆターニングした後、アンドーゾポリシリコンを
堆積させ、バイポーラ型トランジスタ部をＣＶＤ等の絶
縁性の職で被覆しｆｃ彼、ｐｏｃｔ３等の拡散源から高
濃度のリンをポリシリコンに拡散し、シート抵抗ρ、を
「ρ、−２ｏΩ／口」程度に下げる。この後、バイポー
ラ型トラン２スタ部分のみ、あるいは全面のポリシリコ
ン層に砒素を例えにドーズ量５〜１５　Ｘ　ｌ　０１５
ｃｍ”、加速電圧１５０　ｋ８Ｖにてイオンインシラン
チージョンを行ない、アニールを施こしてポリシリコン
層内の砒素濃度を均一化する。
この工程の別の方法としては、砒素をドープしたポリシ
リコンを堆積させ、前記と同様にＭＯＢ　）ランジスタ
部分にのみリンを高濃に拡散させてシート抵抗を低減さ
せても良い。すなわち、バイポーラ型トランジスタのエ
ン、り拡散には砒素を拡散した浅い接合を形成し、　Ｍ
ＯＢ　）ランジスタのｆ−）のシート抵抗を極力下げる
方法を取る。
次に、上記のようにして形成したポリシリコン層を、？
ターニングし、ＭＯＢ　）ランジスタのゲート領域３８
．３９およびパイ４−ラ型トランジスタのエミッタ領域
４０を形成し、エミッタ拡散を施こした後、バイポーラ
型トランジスタ　　　　１のエミッタ中ベース接合を形
成し、高いｔｆ＆増幅率を確保する。
また、ポリシリコン抵抗を同一半導体装置内に形成する
場合は、（・）図に示すよりに、前記アンドープポリシ
リコン上にＶロンのイオンインゾランテーシ翼ンおよび
アニールを施こした後に、ＭＯＢ　）ラン２スタの低抵
抗ダート領域にリンを拡散するとともに、バイポーラ型
トランジスタの工ｔｙタ領域には砒素を拡散して形成す
る。このような方法によれに、比較的容易にポリシリコ
ン抵抗４１を形成できる。仁のポリシリコン抵抗は、抵
抗値のばらつきが少なく温度％性も良いうえ、がロンの
イオンインプランテーシ■ンのドーズ量の変化により高
抵抗の実現が可能である。
次に、（ｆ）図に示すように、ｎｆヤネル型ＭＯ８トラ
ンジスタのソース、ドレイン領域４ａＳ４１と同時に、
バイポーラ型トランジスタの２レクタ領域４３を、Ｐチ
ャネル型ＭＯ８）ランジスタのソース、ドレイン領域４
４＊４１と同時にバイポーラ型トランジスタの外部ベー
ス領域４５をそれぞれフィールド酸化Ｍあるいはポリ１
３− シリコンによるセルファラインド方式によって、砒素と
ポロンのイオンインノランテーシ日ンを行なって形成す
る。ポリシリロン抵抗のコンタクト部４６には、必要に
よって前記ｐチャネル型ＭＯＢ　）ランノヌタのソース
、ドレイ／Ｍｐ拡散を施こしておく。その後、ポリシリ
コン表面に熱酸化膜４７を形成する。
そして、（ｇ）図に示すようにノｆツシベーン四ンｇ４
ｓ、４ｅのつみ増しを種々行ない、各素子のコンタクト
部を開口してメタル５ｏを蒸着してノ賃タ〜ニングを行
なって、バイポーラ型トランジスタと相補型ＭＯＢ　）
ランゾスタとを完成する。
上述したように、比較的簡単な工程で高速性能の相補型
ＭＯ８）ラン２ヌタと高−し↑新局波数（ｆｔ＝３〜４
ＧＨｚ）且つ低消費電力、低雑温のバイポーラトランジ
スタの共存が可能でおる。
バイポーラ型トランジスタにはポリシリロンからの砒素
の拡散を用いているため、浅い接合で高い電流増幅率が
確保できる。
＝１４− なお、ポリシリロンからの砒素の拡散を用腟な−ととも
可能で、第３図に示すように、アンドーノボリシリコン
を全面に堆積後、リン拡散を施こし、ＭＯＳトランノス
タのダート領域に適するよりに低抵抗化し、ダート領域
ｓｒ、ｓ２をパターニング形成する。バイポーラ型トラ
ンジスタのエンツメ拡散５３は、コレクタ拡散６４と同
様にｎチャネル型ＭＯ８）ランゾスタのソース、ドレイ
ン領域と同時に形成し、必要に応じて拡散を施こす、バ
イポーラ型トランジスタの外部ベース拡散領域６６は、
前記と同様にｐチャネル型ＭＯ８）ランジスタのソース
、ドレイン領域と同時に形成する。
また、第４図に示すよりに、ノ寸イポーラ型の集積回路
製置において、例えばトランジスタのコレクタ抵抗を低
減し、オン抵抗を下げたい要求のある時、・寸−ティカ
ル型ｎｐｎ　）ランゾスタのコレクタ拡散は、高濃度の
深μＮ＋拡散層５６を埋込み層２４．まで達するよりに
形成しても良い。これは、ｐチャネル型ＭＯ８）ランゾ
スタを形成するＨ　−ｗｅ　１１部において、埋込み層
２４番まで達するｎ−ｗｅｌｌ引き出しを得られるメリ
ットもある。つまＪ）、　ｎ−ｗｅｌｌ　！ｌき出しの
抵抗を下げれば、相補型ＭＯ８）ランジスタの最大の欠
点の一つである寄生バイポーラトランジスタによって発
生するラッチアップを抑制できる。上記拡散層５６の導
入には、ｎ　−ｗｅ　１１拡散２６Ｍ　＋２６率の形成
時における熱工程の一部を用いて行なえば良い。例えｉ
ｉ’、　ｎ−ｗｅｌｌ拡散時のリンの１オンインゾラン
テーシ田ンにおいて拡散源を設け、熱拡散を所定時間施
した彼、さらに、コレクタ等の深い拡散層５６を形成す
るための拡散源を、リンのイオンインプランテーシ胃ン
あるいはノｆターニング後にリンあるいはＰ−Ａｓを含
むシリコンガラスの堆積によシ設け、ｎ−ｗｅｌｌ拡散
を形成するための残如の時間で同時に拡散する。
ところで、ｐ型のエピタキシャル層２５の電ｆｉ的分Ｍ
においては、ノマイポーラ型トランジスタが飽和動作領
域にある状態で動作した場合、基板に電流が流れ出し、
ｐ型基板２３の接地電位（あるいは所定電位）に変動が
起こるため、集積しである半導体装置の不良モード（例
えに相補型Ｍ０８トラン２スタではラッチアップ１′現
象）を引き起こす。また、ｎチャネル型Ｍｏｌ！ｌ　）
う２ノスタのｐｍ基板２３接地を業む全ての場合のｐ型
基板２８接地にかな如の抵抗領域が含まれるととになる
。これを低減させるために、第５図に示すように高濃度
のｐ＋拡散層δ１．．５７．。
５２部をＰ型基板２３まで達するよりに形成しても良い
。このｐ　拡散層５７６　　＊　５１専＠　５７畠の導
入はｓ　　ｎ−Ｗ・１１拡散の熱工程をかねて行なえに
良ｉｏすなわちその方法は、第４図においてｎ＋の深ｉ
拡散層６１ｆｔ−形成した場合と同様に、ｐ＋拡散層６
Ｆ１，６１３．６２拳用の拡散源を、がロンのイオンイ
ンゾランテーシ曹ンあるいは、ｆターニング後にがロン
を含むシリコンガラスの堆積によｐ設け、ｎ−ｗｖｌｌ
拡散と同時に拡散を施こして形成する。この時、　　ｎ
−ｗ・１１拡散と１拡散層の形成に要する熱工程の時間
に違いがあれμ、どちらか一方の工程を仙の熱工程の途
中１７− に入れて鯛整すれは良い。
なお、上記実施例ではバイポーラ型トランジスタがパー
ティカル型のｎｐｎ　）ランジヌタの場合について説明
したが、通常ｎｐｎパーティカルトランジスタが製造可
能なプロセスは、ラテラルｐｎｐ　）ランジスタや拡散
抵抗等も同様に形成が可能であり、こちらも含めたバイ
ポーラ型トランジスタによるアナログ回路等のバイポー
ラ集積回路を相補型ＭＯ８）ランジスタによるロン、り
回路等と共存することもできる。また、パーティカルｎ
ｐｎ　）ランジスタで構成した高速のバイポーラロジッ
ク、例えばエミッタ結合形論理回路（ＥＣＬ　）等も共
存できるのはもちろんである。
〔発明の効果〕
以上説明したようにこの発明によれに、相補型ＭＯ８）
ランジスタとバイポーラ型トランジスタとを共存する半
導体装置において、埋込み層から上方Ｏ苓井を参掴への
拡散のしみ出しが少なく、且つｗｅ　１１領域上に形成
されたＭＯ１１３）ランジスタ１８− およびバイポーラ型トランジスタのそれぞれの特性を最
適な状態にコントロールできるすぐれた半導体装置の製
造方法が得られる。
【図面の簡単な説明】
第１図は従来の半導体装置の製造方法を説明するための
図、亀２図（、）〜（ｇ）はそれぞれこの発明の一実施
例に係る半導体装置の製造方法を説明するための図、第
３図〜第５図はそれぞれこの発明の他の実施例を説明す
るための図である。 ２３・・・半導体基板、２４．．２４１・・・第１牛導
体領域、２６・・・第２半導体領域、２６ｇｅ２６、・
・・第３半導体領域（ｗｅｌｌ領域）、３２・・・フィ
ールド酸化膜、３３・・・薄い酸化膜、３４・・・活性
ベース領域、３１．３Ｂ、３９．４１・・・ポリシリコ
ン層。 出動人代理人　弁理士　鈴　江　武　彦１９− ２８０− １−７０′１ −２８１−

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板上に第２導電型で高濃度
    の第１半導体領域を選択的に形成する工程と、前記基板
    上に第１導電型の第２半導体領域をエピタキシャル成長
    させる工程と、この第２半導体領域内に前記第１半導体
    領域と電気的に結合された第２導電型の１ｇ３半導体領
    域を形成する工程と、前記基板表面に選択的にフィール
    ド酸化膜を形成する工程と、前記フィールド酸化膜形成
    部以外の基板露用部に薄い酸化膜を形成する工程と、前
    記基板上にフォトレジストを塗布してパターニングを行
    ないフィールド酸化膜およびフォトレジストをマスクに
    してノ寸イ？−ラ型トランジスタの活性ベース領域を第
    ３半導体領域内に形成する工程と、前記活性ベース領域
    上の薄い酸化膜を選択的に除去しこの領域上にバイポー
    ラ型トランジスタのエミッタとして働くポリシリコン層
    および第１＃第２導電型のＭＯＳ　）ランジスタのダー
    トとなるポリシリコン層を第３半導体領域あるいは第２
    半導体領域内に形成する工程と、前記バイポーラ型トラ
    ンジスタのエミッタポリシリコン層には砒素をドープし
    ＭＯＳ　）ランジスタのダート電極にはリンあるいはリ
    ン−砒素をドープする工程と、第１導電型のＭＯＳ　）
    ランジスタのソースおよびドレインをバイポーラ型トラ
    ンジスタの外部ベース拡散層と同時に形成するとともに
    第２導電型のＭＯＳ　）ランジスタのソース、ドレイン
    をバイポーラ型トランジスタのコレクタコンタクト拡散
    層と同時に形成する工程とを具備することを特徴とする
    半導体装置の製造方法。
  2. （２）上記半導体装置の製造方法において、バイポーラ
    型トランジスタのエミッタとして働くポリシリコン層お
    よびＭＯＳ　）ランジスタのダート電極となるポリシリ
    コン層の形成時、フィールド酸化膜上にポリシリコン抵
    抗層を形成するとともに、このポリシリコン層にメロン
    をドーノする工程を付加した特許請求の範囲第１項記載
    の半導体装置の製造方法。
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