KR100363078B1 - 공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법 - Google Patents

공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법 Download PDF

Info

Publication number
KR100363078B1
KR100363078B1 KR1019950069679A KR19950069679A KR100363078B1 KR 100363078 B1 KR100363078 B1 KR 100363078B1 KR 1019950069679 A KR1019950069679 A KR 1019950069679A KR 19950069679 A KR19950069679 A KR 19950069679A KR 100363078 B1 KR100363078 B1 KR 100363078B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
conductivity type
oxide film
well
implanted
Prior art date
Application number
KR1019950069679A
Other languages
English (en)
Other versions
KR970053882A (ko
Inventor
남주완
김산
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019950069679A priority Critical patent/KR100363078B1/ko
Publication of KR970053882A publication Critical patent/KR970053882A/ko
Application granted granted Critical
Publication of KR100363078B1 publication Critical patent/KR100363078B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

바이 씨 모스( BiCMOS) 트랜지스터의 제조방법에 대해 기재되어 있다. 이는, 제1 도전형의 반도체기판 전면에, 바이폴라 트랜지스터의 콜렉터를 형성하기 위한 제1 도전형의 불순물을 이온주입하는 단계, 이온주입된 반도체기판의 전면에 산화막을 형성하는 단계, 산화막을 패터닝하여 제1 도전형의 웰(well)이 형성될 영역의 기판을 노출시키는 단계, 산화막을 이온주입 마스크로 사용하여 반도체기판에 제1 도전형의 불순물을 이온주입하는 단계, 산화막을 제거하는 단계, 반도체기판 상에 제2 도전형의 웰이 형성될 영역의 기판을 노출시키는 마스크패턴을 형성하는 단계, 노출된 반도체기판에 제2 도전형의 불순물을 이온주입하는 단계 및 반도체기판을 열처리함으로써, 주입된 불순물들을 활성화 및 확산시키키는 단계를 포함하는 것을 특징으로 한다.
따라서, 종래에 비해 콜렉터 형성을 위한 사진공정을 생략할 수 있으므로, 공정을 단순화하고, 공정시간을 단축할 수 있으며, 제조원가를 절감할 수 있는 이점이 있다.

Description

공정을 단순화한 바이 씨모스(BiCMOS) 트랜지스터의 제조방법
본 발명은 바이 씨모스(BiCMOS) 트랜지스터의 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터의 콜렉터(collector)를 형성하기 위한 사진공정을 생략하여 공정을 단순화할 수 있는 바이 씨 모스(BiCMOS) 트랜지스터의 제조방법에 관한 것이다.
대규모 집적회로의 설계에서 중요한 관점은 어떻게 회로의 동작속도를 높이며, 또 회로에 포함되는 소자의 갯수가 늘어나더라도 어떻게 전체회로에서 방출되는 열량을 일정한 범위내로 줄이는가 하는 것이다.
통상 바이폴라(Bipolar) 회로에서는 게이트의 지연시간을 줄일 수 있으나, 방출열량이 많아 하나의 칩에 집적할 수 있는 트랜지스터의 갯수에 제약을 받는다.반면에, 씨모스(Complementary MOS: 이하 CMOS라 칭함) 회로의 경우에는 회로에서 발생하는 열량을 극소화시킬 수 있어 전력소모의 측면에서는 매우 유리하지만, 용량성 부하를 충방전시키는 데에는 CMOS 트랜지스터의 자체 전류 구동능력이 작아서 동작 속도에 제한을 갖는다.
근래에는 하나의 칩에 바이폴라 소자와 CMOS 소자를 동시에 제조하는 바이 씨 모스(이하, BiCMOS라 칭함) 기술이 개발되어, 여러가지 통신용 집적회로와 VTR 또는 카메라에 쓰이는 집적회로 등에 실용화되고 있으며, 게이트 어레이 (Gate Array) 및 기억소자에도 응용되고 있다.
이와 같은 소자들은 고밀도를 요구하는 부분에는 CMOS를, 그리고 고속을 필요로 하는 부분에는 바이폴라 소자를 사용함으로써 고속과 동시에 고집적 소자를 얻고 있다.
제 1 도 내지 제 4 도는 종래의 BiCMOS 트랜지스터의 제조방법을 설명하기 위하여 공정수순에 따라 도시한 단면도들로서, 바이폴라 트랜지스터 부분을 도시한 것이다.
제 1 도는 N - 웰(well)을 형성하기 위한 사진식각 단계를 나타내는 단면도이다.
상세하게는, 반도체기판(2)의 표면을 산화시켜 전면에 이온주입 마스크로 사용될 산화막(4)을 성장시킨 후, 통상의 사진공정을 진행하여 N - 웰이 형성될 영역의 산화막(4)을 노출시키는 제1 포토레지스트 패턴(6)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(6)을 식각 마스크로 사용하여 산화막(4)을 이방성 식각하고, 노출된 반도체기판에 인(P)과 같은 N형의 불순물 이온을 주입하여 N형의 불순물층(8)을 형성한다.
이때, 상기 이온주입시, 상기 제1 포토레지스트 패턴(6)을 제거한 후 패터닝된 산화막(4)을 이온주입 마스크로 사용할 수도 있다.
제 2 도는 웰 산화를 실시하는 단계를 나타내는 단면도이다.
상세하게는, 상기 잔류 포토레지스트를 제거한 후, 상기 산화막 패턴(4)을 마스크로 사용하여 노출된 반도체기판(2)을 산화시킨다. 그러면, 산화막 패턴(4)에 의하여 노출된 N - 웰이 형성될 반도체 기판 영역이 산화되어, 그 부분에 산화막(도시되지 않음)이 형성된다.
이어서, 반도체 기판(2) 결과물에 대해 전면 식각을 실시함으로써, 상기 산화막(도시되지 않음) 및 이전 공정에서 형성된 산화막(제 2 도의 "4")을 동시에 제거한다. 이에따라, N - 웰이 형성될 반도체 기판 영역은 다른 영역에 비하여 함몰되어 진다.
제 3 도는 바이폴라 트랜지스터의 콜렉터를 형성하기 위한 사진공정 및 이온주입 단계를 나타내는 단면도이다.
상세하게는, 표면의 일부 즉, N - 웰이 형성될 영역이 리세스(recess)된 상기 반도체기판(2) 상에, 콜렉터 예정 영역이 노출되도록 제 2 포토레지스트 패턴(도시되지 않음)을 한다. 상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 노출된 영역의 반도체기판에 불순물 이온을 주입함으로써 콜렉터 불순물층(10)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴을 제거하고, 그 결과물의 전면에 얇은 희생산화막(12)을 형성한다.
제 4 도는 P - 웰을 형성하는 단계 및 드라이브 - 인(drive-in) 단계를 나타내는 단면도이다.
상세하게는, 통상의 사진공정을 실시하여 상기 희생산화막(12) 상에 P - 웰 예정 영역이 노출되도록 제3 포토레지스트 패턴(도시되지 않음)을 형성한다. 다음, 상기 제3 포토레지스트 패턴을 이온주입 마스크로 사용하여 노출된 반도체기판에 붕소(B)와 같은 P형의 불순물 이온을 주입함으로써, P형의 불순물층(도시되지 않음)을 형성한다.
이어서, 상기 결과물에 대해 고온 열처리를 실시하여, 상기 이온주입된 불순물들을 활성화 및 확산시킨다. 이에따라, 도면에 도시된 바와 같이, N - 웰(8'), 콜렉터 영역(10') 및 P - 웰(14)이 형성된다.
상기한 종래의 BiCMOS 트랜지스터의 제조방법에 의하면, N - 웰(8'), 콜렉터(10') 및 P - 웰(14)을 형성하기 위한 사진공정이 각각 필요하다. 따라서, 공정이 복잡하고, 공정시간이 길어지며, 제조원가가 상승하는 단점이 있다.
따라서, 본 발명의 목적은 공정을 단순화함으로써 공정시간을 줄이고, 제조원가를 절감할 수 있는 BiCMOS 트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 BiCMOS 트랜지스터의 제조방법은, 동일한 반도체기판에 씨모스(CMOS) 트랜지스터와 바이폴라(Bipolar) 트랜지스터를 구비하는 집적회로 장치의 제조방법에 있어서,
제1 도전형의 반도체기판 전면에, 바이폴라 트랜지스터의 콜렉터를 형성하기위한 제1 도전형의 불순물을 이온주입하는 단계;
상기 이온주입된 반도체기판의 전면에 산화막을 형성하는 단계;
상기 산화막을 패터닝하여 제1 도전형의 웰(well)이 형성될 영역의 기판을 노출시키는 단계;
상기 산화막을 이온주입 마스크로 사용하여 반도체기판에 제1 도전형의 불순물을 이온주입하는 단계;
상기 산화막을 제거하는 단계;
상기 반도체기판 상에 제2 도전형의 웰이 형성될 영역의 기판을 노출시키는 마스크패턴을 형성하는 단계;
상기 노출된 반도체기판에 제2 도전형의 불순물을 이온주입하는 단계; 및
상기 반도체기판을 열처리함으로써, 상기 주입된 불순물들을 활성화 및 확산시키키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 도전형은 N형이고, 제2 도전형은 P형인 것이 바람직하다.
상기 산화막을 제거하는 단계 전에, 상기 산화막을 마스크로 사용하여 반도체기판을 산화시키는 단계 및 상기 산화시 형성된 산화막을 전면식각하는 단계를 더 구비하는 것이 바람직하다.
그리고, 상기 제2 도전형의 불순물을 이온주입하는 단계에서, 기판에 이미 주입된 제1 도전형의 불순물을 보상하고, 제2 도전형의 웰이 형성될 정도의 충분한 도우즈로 주입하는 것이 바람직하다.
본 발명에 따르면, 초기 산화공정 전에 기판의 전면에 콜렉터 불순물이온을 주입하고, MOS 트랜지스터의 특성을 고려하여 N-웰과 P-웰의 도우즈를 적절히 조절함으로써, 종래에 비해 콜렉터 형성을 위한 사진공정을 생략할 수 있다. 따라서, 공정을 단순화하고, 공정시간을 단축할 수 있으며, 제조원가를 절감할 수 있는 이점이 있다.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 더욱 상세히 설명하기로 한다.
BiCMOS 트랜지스터에 채용되는 바이폴라 트랜지스터는 일반적으로 N-P-N 트랜지스터 구조로서, 콜렉터 - 베이스 - 에미터의 순서로 공정이 진행된다. 이때, 사용되는 반도체기판은 통상 콜렉터와 같은 도전형을 사용한다. 본 발명은 이와 같이 반도체기판의 도전형이 콜렉터의 도전형과 동일한 것임을 이용하여 공정을 단순화하고자 한다.
제 5 도 내지 제 8 도는 본 발명의 일 실시예에 의한 BiCMOS 트랜지스터의 제조방법을 설명하기 위하여 공정 수순에 따라 도시한 단면도들로서, 바이폴라 트랜지스터 부분을 도시한 것이다.
제 5 도는 콜렉터 불순물을 주입하는 단계를 나타내는 단면도이다.
상세하게는, 반도체기판(22)의 전면에, 예를 들어 인(P)과 같은 N형의 불순물 이온을 주입하여 콜렉터를 형성하기 위한 불순물층(24)을 형성한 후, 기판의 전면에 얇은 산화막(26)을 성장시킨다.
제 6 도는 N - 웰을 형성하기 위한 사진공정 및 이온주입 단계를 나타내는단면도이다.
상세하게는, 상기 산화막(26) 상에 N - 웰이 형성될 영역을 노출시키는 제1 포토레지스트 패턴(28)을 형성한 후, 상기 제1 포토레지스트 패턴(28)을 식각 마스크로 사용하여 상기 산화막(26)을 이방성식각 한다. 계속해서, 상기 제1 포토레지스트 패턴(28) 및 패터닝된 산화막(26)을 이온주입 마스크로 사용하여 반도체기판(22)에, 예를 들어 인(P)과 같은 N형의 불순물 이온을 주입함으로써, N - 웰을 형성하기 위한 불순물층(30)을 형성한다.
이때, 상기 이온주입시 상기 제1 포토레지스트 패턴(28)을 제거한 후, 상기 패터닝된 산화막(26)만을 이온주입 마스크로 사용할 수도 있다.
제 7 도는 웰 산화 및 전면식각 단계를 나타내는 단면도이다.
상세하게는, 상기 제1 포토레지스트 패턴을 제거한 다음에, 상기 산화막(26)을 마스크로 사용하여 상기 반도체기판의 표면을 산화시킨다. 그러면, 노출된 N - 웰 형성 영역에 소정 두께의 산화막(도시되지 않음)이 형성된다. 그후, 반도체기판(22) 결과물을 전면식각을 실시함으로써, 기판에 형성된 산화막들을 모두 제거한다. 이렇게 하면, N - 웰이 형성될 영역의 기판이 리세스되면서 단차가 형성되어 후속 사진공정시 얼라인 키(align-key) 역할을 한다.
계속해서 기판의 전면에 희생산화막(34)을 형성한다.
제 8 도는 P - 웰을 형성하기 위한 사진공정 및 드라이브 - 인 단계를 나타내는 단면도이다.
상세하게는, 통상의 사진공정을 실시하여 상기 희생산화막(34) 상에 P - 웰이 형성될 영역을 노출시키는 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 다음, 상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 노출된 반도체기판(22)에, 예를 들어 붕소(B)와 같은 P형의 불순물 이온을 주입함으로써, P - 웰을 형성하기 위한 불순물층을 형성한다.
상기 불순물이온 주입시, 콜렉터를 형성하기 위한 불순물은 반도체 기판(22)에 이미 주입되어 있는 N형의 불순물을 보상하면서, P - 웰이 형성될 수 있을 정도로 충분한 도우즈로 주입되는 것이 바람직하다.
이어서, 상기 결과물에 대해 고온 열처리를 실시함으로써, 상기 이온주입된 불순물들을 활성화 및 확산시킴으로써, 도시된 바와 같이, N - 웰(32'), 콜렉터 영역(24') 및 P - 웰(36)을 형성한다.
상술한 바와 같이 본 발명에 의한 BiCMOS 트랜지스터의 제조방법에 따르면, 초기 산화공정 전에 반도체기판의 전면에 콜렉터 불순물이온을 주입하고, MOS 트랜지스터의 특성을 고려하여 N-웰과 P-웰의 도우즈를 적절히 조절함으로써, 종래에 비해 콜렉터 형성을 위한 사진공정을 생략할 수 있다. 따라서, 공정을 단순화하고, 공정시간을 단축할 수 있으며, 제조원가를 절감할 수 있는 이점이 있다.
본 발명의 실시예에서는 NPN 바이폴라 트랜지스터의 경우를 설명하였으나, 그 반대 도전형에도 적용가능함은 물론이다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형 및 개량이 가능함은 물론이다.
제 1 도 내지 제 4 도는 종래의 BiCMOS 트랜지스터의 제조방법을 설명하기 위하여 공정수순에 따라 도시한 단면도들이다.
제 5 도 내지 제 8 도는 본 발명에 의한 BiCMOS 트랜지스터의 제조방법을 설명하기 위하여 공정수순에 따라 도시한 단면도들이다.

Claims (4)

  1. 동일한 반도체기판에 씨모스(CMOS) 트랜지스터와 바이폴라(Bipolar) 트랜지스터를 구비하는 집적회로 장치의 제조방법에 있어서,
    제1 도전형의 반도체기판 전면에, 바이폴라 트랜지스터의 콜렉터를 형성하기 위한 제1 도전형의 불순물을 이온주입하는 단계;
    상기 이온주입된 반도체기판의 전면에 산화막을 형성하는 단계;
    상기 산화막을 패터닝하여 제1 도전형의 웰(well)이 형성될 영역의 기판을 노출시키는 단계;
    상기 산화막을 이온주입 마스크로 사용하여 반도체기판에 제1 도전형의 불순물을 이온주입하는 단계;
    상기 산화막을 제거하는 단계;
    상기 반도체기판 상에 제2 도전형의 웰이 형성될 영역의 기판을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 반도체기판에 제2 도전형의 불순물을 이온주입하는 단계; 및
    상기 반도체기판을 열처리함으로써, 상기 주입된 불순물들을 활성화 및 확산시키키는 단계를 포함하는 것을 특징으로 하는 바이 씨 모스(BiCMOS) 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 제1 도전형은 N형이고, 제2 도전형은 P형인 것을 특징으로 하는 바이 씨 모스(BiCMOS) 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 산화막을 제거하는 단계 전에, 상기 산화막을 마스크로 사용하여 반도체기판을 산화시키는 단계 및 상기 산화시 형성된 산화막을 전면식각하는 단계를 더 구비하는 것을 특징으로 하는 바이 씨 모스(BiCMOS) 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 제2 도전형의 불순물을 이온주입하는 단계에서, 기판에 이미 주입된 제1 도전형의 불순물을 보상하고, 제2 도전형의 웰이 형성될 정도의 충분한 도우즈로 주입하는 것을 특징으로 하는 바이 씨 모스(BiCMOS) 트랜지스터의 제조방법.
KR1019950069679A 1995-12-30 1995-12-30 공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법 KR100363078B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950069679A KR100363078B1 (ko) 1995-12-30 1995-12-30 공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950069679A KR100363078B1 (ko) 1995-12-30 1995-12-30 공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR970053882A KR970053882A (ko) 1997-07-31
KR100363078B1 true KR100363078B1 (ko) 2003-02-05

Family

ID=37490786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950069679A KR100363078B1 (ko) 1995-12-30 1995-12-30 공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법

Country Status (1)

Country Link
KR (1) KR100363078B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4484388A (en) * 1982-06-23 1984-11-27 Tokyo Shibaura Denki Kabushiki Kaishi Method for manufacturing semiconductor Bi-CMOS device
JPS6394677A (ja) * 1986-10-09 1988-04-25 Pioneer Electronic Corp 半導体素子の製造方法
KR890016684A (ko) * 1988-04-21 1989-11-29 강진구 바이씨모오스 반도체 장치의 제조방법
JPH01310536A (ja) * 1988-06-08 1989-12-14 Sharp Corp 半導体装置の製造方法
KR920015615A (ko) * 1991-01-18 1992-08-27 문정환 바이폴라 트랜지스터의 제조방법
US5411900A (en) * 1993-03-05 1995-05-02 Deutsche Itt Industries, Gmbh Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4484388A (en) * 1982-06-23 1984-11-27 Tokyo Shibaura Denki Kabushiki Kaishi Method for manufacturing semiconductor Bi-CMOS device
JPS6394677A (ja) * 1986-10-09 1988-04-25 Pioneer Electronic Corp 半導体素子の製造方法
KR890016684A (ko) * 1988-04-21 1989-11-29 강진구 바이씨모오스 반도체 장치의 제조방법
JPH01310536A (ja) * 1988-06-08 1989-12-14 Sharp Corp 半導体装置の製造方法
KR920015615A (ko) * 1991-01-18 1992-08-27 문정환 바이폴라 트랜지스터의 제조방법
US5411900A (en) * 1993-03-05 1995-05-02 Deutsche Itt Industries, Gmbh Method of fabricating a monolithic integrated circuit with at least one CMOS field-effect transistor and one NPN bipolar transistor

Also Published As

Publication number Publication date
KR970053882A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
US5856003A (en) Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device
US4760033A (en) Method for the manufacture of complementary MOS field effect transistors in VLSI technology
US4734382A (en) BiCMOS process having narrow bipolar emitter and implanted aluminum isolation
US4554726A (en) CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well
US4764482A (en) Method of fabricating an integrated circuit containing bipolar and MOS transistors
KR100363078B1 (ko) 공정을단순화한바이씨모스(BiCMOS)트랜지스터의제조방법
US5525823A (en) Manufacture of CMOS devices
KR100465606B1 (ko) 반도체소자의 삼중웰 제조방법
JP2993784B2 (ja) 半導体装置及びその製造方法
JPS62265765A (ja) 半導体装置の製造方法
JP3092854B2 (ja) 半導体デバイス用のセルフアラインメント技術
JP2000012483A (ja) 半導体集積回路の多重ウエル形成方法
KR100524997B1 (ko) 상보형 바이폴라 접합 트랜지스터의 제조방법
KR0147644B1 (ko) 바이 씨 모스 장치 및 그 제조방법
KR0147651B1 (ko) 바이 씨 모스 장치 및 그 제조방법
KR0138299B1 (ko) 반도체 바이씨모스 장치의 제조방법
KR0179173B1 (ko) 반도체 메모리장치 및 제조방법
KR100252903B1 (ko) 반도체 소자의 제조방법
JPH0479336A (ja) 半導体装置の製造方法
KR100232900B1 (ko) 반도체 소자의 제조방법
KR19990017331A (ko) 바이씨모스 소자의 제조방법
KR920000634B1 (ko) 모오스 트랜지스터의 제조방법
KR0165355B1 (ko) 반도체 장치의 제조 방법
KR100207547B1 (ko) 씨모스 제조방법
JPH11220047A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061030

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee