KR19990017331A - 바이씨모스 소자의 제조방법 - Google Patents

Abstract

바이씨모스 소자의 제조방법이 개시되어 있다. 본 발명은 씨모스 회로가 형성되는 입출력회로부에 제1 N웰 영역을 형성하고, 제1 N웰 영역 내에 포켓 P웰 영역을 형성한다. 그리고, 입출력회로부와 이웃한 반도체기판에 바이폴라 트랜지스터를 형성하기 위하여 제1 N웰 영역보다 얕고 그 저부에 픽크농도 영역을 갖도록 리트로그레이드 형의 제2 N웰 영역을 형성한다. P웰 영역에 입출력회로의 NMOS 트랜지스터를 형성하고, 제2 N웰 영역에 버티칼 NPN 바이폴라 트랜지스터를 형성한다. NMOS 트랜지스터의 소오스 영역 및 바이폴라 트랜지스터의 컬렉터 영역에 각각 N형의 제1 및 제2 플러그 영역을 형성한다. 제2 플러그 영역은 제2 N웰 영역의 픽크농도 영역과 접촉되도록 깊게 형성한다.

Description

바이씨모스 소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터와 씨모스 회로가 함께 내장된 바이씨모스(BiCMOS) 소자의 제조방법에 관한 것이다.

최근 반도체소자의 고속화를 실현하기 위하여 그 제조방법 또는 그 구조에 대한 연구가 활발해지고 있다. 특히 반도체 기억소자, 예컨대 스태틱 램(static RAM; 이하 SRAM이라 한다)은 다른 반도체 기억소자, 예컨대 다이나믹 램(dynamic RAM; 이하 DRAM이라 한다) 또는 롬(ROM) 종류의 소자보다 그 동작속도가 훨씬 빠른 장점을 갖고 있다. 따라서, 이러한 SRAM은 컴퓨터의 정보처리속도를 빠르게 하기 위한 캐쉬(cache) 메모리 소자로 많이 사용되고 있다. 그러나, 현재 전반적으로 반도체소자의 동작속도가 점점 빨라지고 있으므로 SRAM소자의 경우에 있어서도 초고속 특성을 갖는 소자의 구현이 절실히 요구되고 있는 실정이다. 이러한 요구를 충족시키기 위하여 근래에는 고집적 특성과 저전력 특성을 갖는 CMOS 회로와 고속 특성을 갖는 바이폴라 트랜지스터를 병합한 바이씨모스 회로가 반도체소자, 특히 SRAM 소자에 널리 채택되고 있다.

도 1 및 도 2는 종래기술에 의한 바이씨모스 소자의 제조방법을 SRAM 소자를 예로 하여 설명하기 위한 단면도들이다. 여기서, 참조부호 a로 표시한 부분은 SRAM 소자의 입출력회로 부분을 나타내고, 참조부호 b로 표시한 부분은 바이폴라 트랜지스터가 형성되는 부분을 나타낸다.

도 1을 참조하면, P형 반도체기판(1)의 소정영역에 활성영역 및 비활성영역을 한정하기 위한 소자분리막(3)을 형성한다. 다음에, 상기 소자분리막(3)이 형성된 결과물의 소정영역, 예컨대 입출력회로부(a) 및 바이폴라 트랜지스터부(b)에 0.8 Mega eV 이상의 고에너지로 N형의 불순물을 이온주입하고 소정의 열공정을 실시함으로써, 리트로그레이드(retrograde) N웰(5)을 형성한다. 이때, 상기 리트로그레이드 N웰(5)은 그 내부의 하부에 불순물의 최대농도를 갖는 픽크농도 영역(P)이 형성된다. 이와 같이 리트로그레이드 N웰 영역(5)을 형성하는 이유는 차후에 형성되는 바이폴라 트랜지스터의 컬렉터 저항을 낮추어 컬렉터 전류를 균일하게 분포시키기 위함이다. 이어서, 상기 입출력회로부(a)의 N웰(5) 내에 P형의 불순물을 선택적으로 형성함으로써, 상기 N웰(5)에 의해 둘러싸여진 P웰(7)을 형성한다. 계속해서, 상기 P웰 영역(7)의 활성영역에 게이트 전극(9), 상기 게이트 전극의 측벽에 형성된 스페이서(11), 및 상기 게이트 전극(9) 양 옆의 활성영역에 형성된 N형의 소오스/드레인 영역(13a, 13b)으로 구성된 NMOS 트랜지스터를 형성한다. 이때, 상기 P웰(7)을 감싸고 상기 입출력 회로부(a)에 형성된 N웰(5)의 소정영역 표면에 N형의 불순물로 도우핑된 N웰 픽업 영역(13b) 또한 형성된다. 그리고, 상기 바이폴라 트랜지스터부(b)의 N웰(5)의 가장자리 부분에도 N형의 불순물로 도우핑된 컬렉터 픽업 영역(13c)이 형성된다.

도 2는 바이폴라 트랜지스터를 완성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 컬렉터 픽업 영역(13c)에 의해 둘러싸여진 N웰(5)의 중심부분에 P형의 불순물을 선택적으로 주입하여 베이스 영역(15)을 형성한다. 이어서, 상기 NMOS 트랜지스터의 소오스 영역(13a), 상기 컬렉터 픽업 영역(13c)에 N형의 불순물을 소정의 에너지로 주입함으로써, N형의 플러그 영역(17)을 형성한다. 여기서, 상기 플러그 영역(17)을 형성하는 이유는 NMOS 트랜지스터의 정전하 방전(ESD; electrostastic discharge) 특성을 개선시킴과 동시에, 바이폴라 트랜지스터의 컬렉터 전류를 균일하게 분포시키기 위하여 컬렉터 픽업 영역(13c)과 픽크농도 영역(P)을 서로 연결시키기 위함이다. 따라서, 상기 플러그 영역(17)은 최소한 픽크농도 영역 (P)과 접촉되도록 깊이 형성하여야 한다. 이때, 도 2에 도시된 바와 같이 정전하 방전 특성을 개선시키기 위하여 NMOS 트랜지스터의 소오스 영역(13a)에 형성된 플러그 영역(17)의 깊이 또한 깊게 형성되므로 P웰 영역(7)의 바닥 접합면과 P웰 영역(7) 내에 형성된 플러그 영역(17) 사이의 간격(S1)은 매우 가깝게 형성된다. 따라서, 입출력 회로부(a)의 NMOS 트랜지스터가 형성된 N웰(5)에 전원전압(Vcc)을 가하고 P웰(7) 및 소오스 영역(13a)에 접지전압(Vss)을 인가하면, P웰(7)의 접합면 근처에서 형성되는 공핍층이 플러그 영역(17)과 접촉할 수 있다. 이에 따라, 전원 단자와 접지 단자 사이에 누설전류가 증가하거나 단락되는 현상이 발생되어 반도체소자의 오동작을 유발시킨다. 다음에, 상기 베이스 영역(15)의 가장자리 영역에 P형의 불순물을 주입하여 상기 베이스 영역(15)보다 높은 농도를 갖는 베이스 픽업 영역(19)을 형성한다. 그리고, 상기 베이스 영역(15)과 접촉하는 에미터 전극(도시하지 않음)을 N형의 불순물로 도우핑된 도전막, 예컨대 N형의 폴리실리콘막으로 형성한 다음, 소정의 열처리공정을 실시함으로써, 상기 에미터 전극에 함유된 N형의 불순물을 확산시키어 베이스 영역(15)의 표면에 N형의 에미터 영역(21)을 형성한다.

상술한 바와 같이 종래의 바이씨모스 소자의 제조방법에 의하면, 입출력 회로부의 N웰과 바이폴라 트랜지스터부의 N웰을 동시에 형성함으로써, 전원단자 및 접지단자 사이의 누설전류 특성이 저하된다.

따라서, 본 발명의 목적은 바이폴라 트랜지스터의 특성을 개선시킴은 물론, 입출력 회로부의 NMOS 트랜지스터의 정전하 방전 특성을 개선시킬 수 있는 바이씨모스 소자의 제조방법을 제공하는 데 있다.

도 1 및 도 2는 종래의 바이씨모스 소자의 제조방법을 설명하기 위한 단면도들이다.

도 3 내지 도 7은 본 발명에 따른 바이씨모스 소자의 제조방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은 P형 반도체기판에 씨모스 회로부 및 바이폴라 트랜지스터부를 갖는 바이씨모스 소자의 제조방법에 있어서, 상기 반도체기판의 씨모스 회로부에 제1 N웰 영역을 형성하는 단계와, 상기 제1 N웰 영역 내에 P웰 영역을 형성하는 단계와, 상기 P웰 영역에 게이트 전극 및 N형의 소오스/드레인 영역으로 구성된 NMOS 트랜지스터를 형성하는 단계와, 상기 제1 N웰 영역 표면에 N웰 픽업 영역을 형성하는 단계와, 상기 반도체기판의 바이폴라 트랜지스터부에 상기 제1 N웰 영역보다 얕은 깊이를 갖고 그 저부에 픽크농도 영역을 갖는 리트로그레이드형의 제2 N웰 영역을 형성하는 단계와, 상기 제2 N웰 영역의 중심부분 표면 및 가장자리 부분 표면에 각각 P형 베이스 영역 및 P형 불순물 영역을 형성하는 단계와, 상기 NMOS 트랜지스터의 소오스 영역 및 상기 P형 불순물 영역에 N형의 불순물을 주입함으로써, 상기 NMOS 트랜지스터의 소오스 영역 깊이를 증가시키는 N형의 제1 플러그 영역을 형성함과 동시에 상기 제2 N웰 영역의 픽크농도 영역과 접촉되는 N형의 제2 플러그 영역을 형성하는 단계와, 상기 베이스 영역의 가장자리 부분에 상기 베이스 영역의 불순물 농도보다 높은 P형의 베이스 픽업 영역을 형성하는 단계와, 상기 베이스 영역의 소정영역 표면에 N형의 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 바이폴라 트랜지스터부에 입출력 회로부에 형성되는 제1 N웰 영역보다 얕고 리트로그레이드 형인 제2 N웰 영역이 형성된다. 이에 따라, 바이폴라 트랜지스터의 컬렉터 저항을 감소시키어 컬렉터 전류를 균일하게 분포시킬 수 있음은 물론, 제1 플러그 영역과 P웰 영역의 접합면 사이의 거리를 P웰 영역의 접합면에 형성되는 공핍층의 폭보다 크도록 형성하는 것이 가능하다. 결과적으로, 바이폴라 트랜지스터의 특성이 저하되는 현상을 방지함은 물론, 제1 N웰 영역과 연결되는 전원단자 및 P웰 영역과 연결되는 접지단자 사이에 흐르는 누설전류 특성을 개선시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 SRAM 소자를 예로 하여 상세히 설명하기로 한다.

도 3 내지 도 7은 본 발명에 따른 바이씨모스 소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 바이씨모스 소자의 입출력 회로부 및 바이폴라 트랜지스터부를 나타낸다.

도 3은 입출력 회로부(a)에 제1 N웰 영역(105), P웰 영역(107), 및 게이트 전극(111a)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 제1 도전형 반도체기판, 예컨대 P형 반도체기판(101)의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(103)을 형성한다. 다음에, 상기 반도체기판(101)의 입출력회로부(a)에 N형의 불순물을 선택적으로 주입하여 제1 N웰 영역(105)을 형성한다. 이때, 상기 제1 N웰 영역(105)은 리트로그레이드(retrograde) 웰로 형성하는 것이 바람직하다. 이와 같이 리트로그레이드 형의 제1 N웰 영역(105)을 형성하면, 도 1에 도시된 바와 같이 제1 N웰 영역(105)의 최대농도 영역인 픽크농도 영역(P1)은 제1 N웰 영역(105) 내의 저부에 형성된다. 씨모스 공정에 있어서, 리트로그레이드 형의 웰을 채택하면, 웰 표면농도를 일정하게 유지하면서 웰 저항을 보다 더 감소시킬 수 있다. 이에 따라, 원하는 모스 트랜지스터의 특성을 얻을 수 있음은 물론, 씨모스 회로의 래치업 특성을 개선시킬 수 있는 이점이 있다. 이어서, 상기 제1 N웰 영역(105) 내에 P형 불순물을 선택적으로 주입하여 제1 N웰 영역(105)에 둘러싸인 포켓 P웰 영역(107)을 형성한다. 이때, P형 불순물의 이온주입 에너지 및 후속 열처리공정은 상기 P웰 영역(107)의 바닥이 상기 픽크농도 영역(P1) 상부에 위치하도록 설정하는 것이 바람직하다. 계속해서, 상기 활성영역 표면에 게이트 절연막(109), 예컨대 열산화막을 형성하고, 그 결과물 전면에 도전막을 형성한다. 여기서, 상기 도전막은 도우핑된 폴리실리콘막 또는 폴리사이드막으로 형성하는 것이 바람직하다. 다음에, 상기 도전막을 패터닝하여 상기 P웰 영역(107)의 소정영역 상에 NMOS 트랜지스터의 게이트 전극(111a)을 형성함과 동시에 상기 바이폴라 트랜지스터부(b)를 덮는 도전막 패턴(111b)을 형성한다. 여기서, 상기 바이폴라 트랜지스터부(b)를 덮는 도전막 패턴(111b)을 형성하는 이유는 후속 공정에서 게이트 전극(111a) 측벽에 스페이서(115)를 형성할 때 바이폴라 트랜지스터부(b)의 반도체기판(101) 표면에 식각 손상이 가해지는 것을 방지하기 위함이다.

도 4는 제1 및 제2 LDD 영역(113a, 113b), 스페이서(115) 및 포토레지스트 패턴(117)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 게이트 전극(111a), 상기 도전막 패턴(111b) 및 상기 소자분리막(103)을 이온주입 마스크로하여 N형의 불순물을 반도체기판(101) 표면에 주입함으로써, 상기 게이트 전극(111a) 양 옆의 활성영역 표면에 N형의 제1 LDD 영역(113a)을 형성함과 동시에 상기 제1 N웰 영역(105)의 소정영역 표면에 N형의 제2 LDD 영역(113b)을 형성한다. 이어서, 상기 게이트 전극(111a) 측벽에 통상의 방법으로 산화막 또는 질화막으로 이루어진 스페이서(115)를 형성한다. 이때, 상기 도전막 패턴(111b)의 측벽에도 스페이서(115)가 형성된다. 그리고, 상술한 바와 같이 스페이서(115)를 형성하기 위한 이방성 식각공정시 바이폴라 트랜지스터부(b)의 반도체기판 표면(101)은 상기 도전막 패턴(111b)에 의하여 식각손상을 입지 않는다. 다음에, 상기 스페이서(115)가 형성된 결과물 전면에 감광막, 예컨대 포토레지스트막을 도포하고, 이를 사진공정으로 패터닝하여 상기 바이폴라 트랜지스터부(b)에 형성된 도전막 패턴(111b)을 노출시키는 포토레지스트 패턴(117)을 형성한다.

도 5는 P형 베이스 영역(119a), P형 불순물 영역(119b), 및 제2 N웰 영역(121)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 포토레지스트 패턴(117)을 식각 마스크로하여 상기 노출된 도전막 패턴(111b)을 식각하여 제거한다. 다음에, 상기 포토레지스트 패턴(117) 및 소자분리막(103)을 이온주입 마스크로하여 P형의 불순물을 이온주입함으로써, 상기 바이폴라 트랜지스터부(b)의 활성영역에 P형의 베이스 영역(119a)을 형성함과 동시에 상기 베이스 영역(119a) 주변의 활성영역에 P형 불순물 영역(119b)을 형성한다. 이어서, 상기 포토레지스트 패턴(117)을 이온주입 마스크로하여 바이폴라 트랜지스터부(b)의 반도체기판(101)에 N형의 불순물을 주입함으로써, 상기 베이스 영역(119a)보다 깊고 상기 제1 N웰 영역(105)보다 얕은 제2 N웰 영역(121)을 형성한다. 계속해서, 상기 포토레지스트 패턴(117)을 제거한다. 여기서, 상기 제2 N웰 영역(121)은 제1 N웰 영역(105)과 마찬가지로 리트로그레이드 형의 웰로 형성하여 상기 제2 N웰 영역(121) 내의 하부에 픽크농도 영역(P2)을 형성시키는 것이 바람직하다. 이는, 후속공정에 의해 완성되는 바이폴라 트랜지스터의 컬렉터 저항을 감소시키어 컬렉터 전류를 균일하게 분포시키기 위함이다. 이때, 상기 제2 N웰 영역(121)의 깊이는 상기 P웰 영역(107)과 동일한 깊이 또는 더 얕은 깊이로 형성하는 것이 더욱 바람직하다. 이는, 상기 제2 N웰 영역(121) 내의 픽크농도 영역(P2)의 깊이가 상기 P웰 영역(107)의 깊이보다 얕게 형성하기 위함이다. 그리고, 상기 제2 N웰 영역(121)은 상기 베이스 영역(119a) 및 상기 P형 불순물 영역(119b)을 형성하기 전에 형성할 수도 있다.

도 6은 N형의 고농도 소오스/드레인 영역(123a), N웰 픽업 영역(123b), 컬렉터 픽업 영역(123c), 제1 및 제2 플러그 영역(125a, 125b), 및 베이스 픽업 영역(127)을 형성하는 단계를 설명하기 위한 단면도이다, 좀 더 구체적으로 설명하면, 상기 입출력 회로부(a)의 제1 및 제2 LDD 영역(113a, 113b) 및 상기 바이폴라 트랜지스터부(b)의 P형 불순물 영역(119b)에 N형의 불순물을 선택적으로 주입함으로써, 상기 게이트 전극(111a) 양 옆의 제1 LDD 영역(113a)에 제1 LDD 영역(113a)의 농도보다 높은 N형의 고농도 소오스/드레인 영역(123a)을 형성함과 동시에 제2 LDD 영역(113b)에 N웰 픽업 영역(123b)을 형성한다. 이때, 상기 P형 불순물 영역(119b)은 N형의 불순물로 카운터 도우핑되어 N형의 컬렉터 픽업 영역(123c)이 형성된다. 상기 제1 LDD 영역(113a) 및 상기 고농도 소오스/드레인 영역(123a)은 N형의 소오스/드레인 영역을 구성하며, 상기 게이트 전극(111a) 및 상기 소오스/드레인 영역은 입출력 회로부(a)의 NMOS 트랜지스터를 구성한다. 다음에, 상기 NMOS 트랜지스터의 소오스 영역 및 상기 컬렉터 픽업 영역(123c)에 선택적으로 N형의 불순물을 플러그 이온주입함으로써, NMOS 트랜지스터의 소오스 영역의 깊이를 증가시키는 제1 플러그 영역(125a)을 형성함과 동시에 상기 제2 N웰 영역(121)의 픽크농도 영역(P2)과 접촉하는 제2 플러그 영역(125b)을 형성한다. 상기 제1 플러그 영역(125a)은 상기 NMOS 트랜지스터의 정전하방전 특성을 개선시키기 위하여 형성한다. 여기서, 상기 플러그 이온주입은 상기 제2 플러그 영역(125b)이 상기 제2 N웰 영역의 픽크농도 영역(P2)과 접촉하도록 높은 에너지로 주입하여야 한다. 이때, 제1 플러그 영역(125a)과 P웰 영역(107)의 접합면 사이의 거리(S2)는 도 2에서 설명한 종래기술에 의한 거리(S1)에 비하여 크다. 이는 제1 N웰 영역(105)을 제2 N웰 영역(121)에 비하여 깊게 형성하고, 제2 N웰 영역(121)을 P웰 영역(107)과 동일한 깊이 또는 더 얕은 깊이로 형성하기 때문이다. 따라서, 제2 N웰 영역(121)의 픽크농도 영역(P2)에 의하여 컬렉터 전류가 베이스 영역(119)의 접합면 전체에 걸쳐서 균일하게 흐를 수 있다. 이와 아울러서, 제1 N웰 영역(105)에 소정의 전압, 예컨대 전원전압의 두 배에 해당하는 전압이 인가될지라도, 제1 N웰 영역(105) 및 P웰 영역(107)의 깊이를 제2 N웰 영역(121)과 독립적으로 조절함으로써 P웰 영역(107)의 접합면에 형성되는 공핍층이 제1 플러그 영역(125a)과 접촉되는 현상을 방지할 수 있다. 결과적으로, P웰 영역(107) 및 제1 플러그 영역(125a)과 연결되는 접지단자와 제1 N웰 영역(105)과 연결되는 전원단자 사이에 흐르는 누설전류 특성을 개선시킬 수 있다. 이어서, 상기 베이스 영역(119a)의 가장자리 부분에 선택적으로 P형의 불순물을 주입함으로써, 베이스 영역(119a)보다 높은 농도를 갖는 P형의 베이스 픽업 영역(127)을 형성한다.

도 7은 에미터 전극(131) 및 에미터 영역(133)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 베이스 픽업 영역(127)이 형성된 결과물 전면에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 베이스 영역(119a)의 소정영역을 노출시키는 층간절연막 패턴(129)을 형성한다. 이때, 상기 층간절연막 및 상기 노출된 베이스 영역(119a) 사이에 개재된 게이트 절연막(109)도 함께 패터닝된다. 이어서, 상기 노출된 베이스 영역(119a)을 덮는 에미터 전극(131)을 형성한다. 상기 에미터 전극(131)은 N형의 불순물로 도우핑된 도전막, 예컨대 N형의 폴리실리콘막으로 형성하는 것이 바람직하다. 이어서, 상기 에미터 전극(131)이 형성된 결과물을 소정의 온도에서 열처리함으로써, 에미터 전극(131)과 접촉하는 베이스 영역(119a) 표면에 N형의 불순물이 확산되어 도우핑된 N형의 에미터 영역(133)을 형성한다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명에 따르면, 입출력 회로부 및 바이폴라 트랜지스터부에 각각 서로 다른 깊이를 갖고 리트로그레이드 형인 제1 N웰 영역 및 제2 N웰 영역을 독립적으로 형성함으로써, 바이폴라 트랜지스터의 특성을 개선시킴은 물론 전원단자와 접지단자 사이의 누설전류 특성을 개선시킬 수 있다.

Claims (5)

1. P형 반도체기판에 씨모스 회로부 및 바이폴라 트랜지스터부를 갖는 바이씨모스 소자의 제조방법에 있어서,

   상기 반도체기판의 씨모스 회로부에 제1 N웰 영역을 형성하는 단계;

   상기 제1 N웰 영역 내에 P웰 영역을 형성하는 단계;

   상기 P웰 영역에 게이트 전극 및 N형의 소오스/드레인 영역으로 구성된 NMOS 트랜지스터를 형성하는 단계;

   상기 제1 N웰 영역 표면에 N웰 픽업 영역을 형성하는 단계;

   상기 반도체기판의 바이폴라 트랜지스터부에 상기 제1 N웰 영역보다 얕은 깊이를 갖고 그 저부에 픽크농도 영역을 갖는 리트로그레이드형의 제2 N웰 영역을 형성하는 단계;

   상기 제2 N웰 영역의 중심부분 표면 및 가장자리 부분 표면에 각각 P형 베이스 영역 및 P형 불순물 영역을 형성하는 단계;

   상기 NMOS 트랜지스터의 소오스 영역 및 상기 P형 불순물 영역에 N형의 불순물을 주입함으로써, 상기 NMOS 트랜지스터의 소오스 영역 깊이를 증가시키는 N형의 제1 플러그 영역을 형성함과 동시에 상기 제2 N웰 영역의 픽크농도 영역과 접촉되는 N형의 제2 플러그 영역을 형성하는 단계;

   상기 베이스 영역의 가장자리 부분에 상기 베이스 영역의 불순물 농도보다 높은 P형의 베이스 픽업 영역을 형성하는 단계; 및

   상기 베이스 영역의 소정영역 표면에 N형의 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이씨모스 소자의 제조방법.
2. 제1항에 있어서, 상기 제1 N웰 영역은 리트로그레이드형 웰인 것을 특징으로 하는 바이씨모스 소자의 제조방법.
3. 제1항에 있어서, 상기 N형의 에미터 영역을 형성하는 단계는

   상기 P형의 베이스 픽업 영역이 형성된 결과물 전면에 층간절연막을 형성하는 단계;

   상기 층간절연막을 패터닝하여 상기 베이스 영역의 소정영역을 노출시키는 층간절연막 패턴을 형성하는 단계;

   상기 노출된 베이스 영역을 덮고 N형의 불순물로 도우핑된 에미터 전극을 형성하는 단계; 및

   상기 에미터 전극이 형성된 결과물을 열처리하여 상기 에미터 전극 내에 함유된 N형의 불순물을 확산시킴으로써, 상기 에미터 전극과 접촉된 베이스 영역 표면에 N형의 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이씨모스 소자의 제조방법.
4. 제1항에 있어서, 상기 제1 플러그 영역의 접합면과 상기 P웰 영역의 접합면 사이의 최단 거리는 상기 P웰 영역을 접지시키고 상기 N웰 픽업 영역을 통하여 상기 제1 N웰 영역에 소정의 전압을 인가할 때 상기 P웰 영역에 형성되는 공핍층의 폭보다 더 큰 것을 특징으로 하는 바이씨모스 소자의 제조방법.
5. 제4항에 있어서, 상기 소정의 전압은 전원전압의 2배인 것을 특징으로 하는 바이씨모스 소자의 제조방법.