JPH06283671A - 負の動作抵抗の可能な電子部品およびその製造方法 - Google Patents
負の動作抵抗の可能な電子部品およびその製造方法Info
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- JPH06283671A JPH06283671A JP6012178A JP1217894A JPH06283671A JP H06283671 A JPH06283671 A JP H06283671A JP 6012178 A JP6012178 A JP 6012178A JP 1217894 A JP1217894 A JP 1217894A JP H06283671 A JPH06283671 A JP H06283671A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】
【目的】 負の動作抵抗を示し、ＣＭＯＳ／ＢｉＣＭＯ
Ｓ製造技術と両立できる集積構造を提供する。 【構成】 半導体電子部品は半導体基板３内で、第一の
タイプの導電性ｎ、ｎ++を有する第一活性領域２、４
と、これと反対の第二のタイプの導電性ｐ、ｐ++を有
し、第一活性領域２と基板の上面５の間にある第二活性
領域１０とを有す。第一のタイプの導電性を有する第三
活性領域７、８を含み、第二活性領域の第一部分１０ａ
上にある突出領域６が基板の上面にある。この三つの活
性領域４、１０ｅ、７に接して各々メタライズ層１３、
１４、１５がある。第二活性領域は、その第一部分１０
ａの外側に延び、第一活性領域と基板の上面の間にある
空乏可能な半導体部分Ｚを含む。部分Ｚの近くにあり、
所定電圧の作用の基に空乏可能部分を空乏とし得る空乏
手段１１；２１３ｂ、２０９ｂ、２１１がある。
Ｓ製造技術と両立できる集積構造を提供する。 【構成】 半導体電子部品は半導体基板３内で、第一の
タイプの導電性ｎ、ｎ++を有する第一活性領域２、４
と、これと反対の第二のタイプの導電性ｐ、ｐ++を有
し、第一活性領域２と基板の上面５の間にある第二活性
領域１０とを有す。第一のタイプの導電性を有する第三
活性領域７、８を含み、第二活性領域の第一部分１０ａ
上にある突出領域６が基板の上面にある。この三つの活
性領域４、１０ｅ、７に接して各々メタライズ層１３、
１４、１５がある。第二活性領域は、その第一部分１０
ａの外側に延び、第一活性領域と基板の上面の間にある
空乏可能な半導体部分Ｚを含む。部分Ｚの近くにあり、
所定電圧の作用の基に空乏可能部分を空乏とし得る空乏
手段１１；２１３ｂ、２０９ｂ、２１１がある。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、負の動作抵抗の構成を
示すことのできる半導体部品に関するものである。
示すことのできる半導体部品に関するものである。
【０００２】
【従来の技術】このような部品によって、とくに小型の
スタティックメモリポイント、ならびに動作点を自動的
に調整し、あるいは安定させるための信号発生器または
回路を製造することが可能になる。このようなすべての
機能は、とくに電気通信システムのための集積回路に用
いられる。負の動作抵抗（すなわち電圧が上昇するとき
に電流が低下するような電流／電圧構成）を示すことの
できる電子部品は、とくに英国特許Ｎｏ．１，３９７，
７８９により知られている。しかし、この部品は個別
（ディスクリート）素子から製造され、従って集積構造
のものではない。
スタティックメモリポイント、ならびに動作点を自動的
に調整し、あるいは安定させるための信号発生器または
回路を製造することが可能になる。このようなすべての
機能は、とくに電気通信システムのための集積回路に用
いられる。負の動作抵抗（すなわち電圧が上昇するとき
に電流が低下するような電流／電圧構成）を示すことの
できる電子部品は、とくに英国特許Ｎｏ．１，３９７，
７８９により知られている。しかし、この部品は個別
（ディスクリート）素子から製造され、従って集積構造
のものではない。
【０００３】
【発明が解決しようとする課題】米国特許Ｎｏ．４，０
３２，９６１は、負の動作抵抗を示すことのできる集積
構造を開示している。しかし、このような構造ではエミ
ッタ接点が基板上にあり、そのため（同じシリコンチッ
プに、ｎ-チャネルおよびｐ-チャネル絶縁ゲートトラン
ジスタ（ＣＭＯＳトランジスタ）に、たとえば、ｎｐｎ
バイポーラトランジスタを接続して組合せる）ＣＭＯＳ
／ＢｉＣＭＯＳ製造技術には適合しない。これは、基板
が、同時に製造されたすべてのトランジスタのための共
通のエミッタとして機能するため、トランジスタがもは
や互いに絶縁されないからである。負の動作抵抗を示す
ことができ、またＣＭＯＳ／ＢｉＣＭＯＳ製造技術と両
立できるような集積構造は現在知られていない。本発明
は、この問題を解決することを目的とする。
３２，９６１は、負の動作抵抗を示すことのできる集積
構造を開示している。しかし、このような構造ではエミ
ッタ接点が基板上にあり、そのため（同じシリコンチッ
プに、ｎ-チャネルおよびｐ-チャネル絶縁ゲートトラン
ジスタ（ＣＭＯＳトランジスタ）に、たとえば、ｎｐｎ
バイポーラトランジスタを接続して組合せる）ＣＭＯＳ
／ＢｉＣＭＯＳ製造技術には適合しない。これは、基板
が、同時に製造されたすべてのトランジスタのための共
通のエミッタとして機能するため、トランジスタがもは
や互いに絶縁されないからである。負の動作抵抗を示す
ことができ、またＣＭＯＳ／ＢｉＣＭＯＳ製造技術と両
立できるような集積構造は現在知られていない。本発明
は、この問題を解決することを目的とする。
【０００４】
【課題を解決するための手段】従って、本発明は、まず
第一に負の動作抵抗の構成を示すことのできる半導体電
子部品を提供する。本発明の一般的特性によれば、この
部品は、半導体基板内に、第一のタイプの導電性（たと
えばｎ型）を有する第一活性領域と、この第一のものと
反対の、第二のタイプの導電性（たとえばｐ型）を有す
る第二活性領域とによって構成され、この第二活性領域
は第一活性領域と基板の上面の間に位置し、さらに基板
の上面には第一のタイプの導電性（たとえばｎ型）を有
する第三活性領域が含まれ、第二活性領域の第一部分上
に配置され、この３つの活性領域に接してメタライズ層
が配置され、第二活性領域は「空乏可能」部分と呼ばれ
る空乏とすることのできる半導体部分を含み、これは第
二活性領域の第一部分の外側に、第一活性領域と基板の
上面の間に延びており、この空乏可能部分のすぐ近くに
バイアス可能な空乏手段が設けられ、これは選ばれたバ
イアス電圧の作用の下に前記空乏可能部分を空乏とする
に適している。
第一に負の動作抵抗の構成を示すことのできる半導体電
子部品を提供する。本発明の一般的特性によれば、この
部品は、半導体基板内に、第一のタイプの導電性（たと
えばｎ型）を有する第一活性領域と、この第一のものと
反対の、第二のタイプの導電性（たとえばｐ型）を有す
る第二活性領域とによって構成され、この第二活性領域
は第一活性領域と基板の上面の間に位置し、さらに基板
の上面には第一のタイプの導電性（たとえばｎ型）を有
する第三活性領域が含まれ、第二活性領域の第一部分上
に配置され、この３つの活性領域に接してメタライズ層
が配置され、第二活性領域は「空乏可能」部分と呼ばれ
る空乏とすることのできる半導体部分を含み、これは第
二活性領域の第一部分の外側に、第一活性領域と基板の
上面の間に延びており、この空乏可能部分のすぐ近くに
バイアス可能な空乏手段が設けられ、これは選ばれたバ
イアス電圧の作用の下に前記空乏可能部分を空乏とする
に適している。
【０００５】構造的にはほとんど縦形バイポーラトラン
ジスタに似ているが、前記バイアス電圧が加えられた場
合バイポーラトランジスタとして作動しない半導体電子
部品を提供することによって起こる問題を本発明が解決
できることに注目すべきである。
ジスタに似ているが、前記バイアス電圧が加えられた場
合バイポーラトランジスタとして作動しない半導体電子
部品を提供することによって起こる問題を本発明が解決
できることに注目すべきである。
【０００６】しかし、バイポーラトランジスタの構造を
特徴付ける用語を用いる場合、第一活性領域は類推によ
って「エミッタ」または「コレクタ」と呼ぶこともでき
るが、第二活性領域を「ベース」と呼び、第三活性領域
を「コレクタ」または「エミッタ」と呼ぶこともでき
る。
特徴付ける用語を用いる場合、第一活性領域は類推によ
って「エミッタ」または「コレクタ」と呼ぶこともでき
るが、第二活性領域を「ベース」と呼び、第三活性領域
を「コレクタ」または「エミッタ」と呼ぶこともでき
る。
【０００７】一つの実施例では、空乏可能部分は第二活
性領域の第一部分（この第一部分は、突出部にある第三
活性領域の下にある）と実質的に同じドーパント濃度を
有する第二活性領域の第二部分によって形成され、厚さ
は下限厚さと上限厚さの間にあり、この下限および上限
厚さはドーパント濃度に関連している。
性領域の第一部分（この第一部分は、突出部にある第三
活性領域の下にある）と実質的に同じドーパント濃度を
有する第二活性領域の第二部分によって形成され、厚さ
は下限厚さと上限厚さの間にあり、この下限および上限
厚さはドーパント濃度に関連している。
【０００８】ドーパント濃度を１０17ｃｍ-3に選ぶと、
空乏可能部分の厚さを約０．１５μｍの値に調節するこ
とができる。さらに、空乏可能部分を形成する第二活性
領域の第二部分の長さが、少なくとも約０．３μｍ、さ
らに好ましくは少なくとも０．５μｍに等しいような長
さ限度に等しくなるようにすると、とくに有利である。
また、とくに電流の漏れを制限するためには、半導体部
品の突起部分がその側面縁部に、部分的または全体が空
乏可能部分上にある絶縁側方部分を含むことが好まし
い。
空乏可能部分の厚さを約０．１５μｍの値に調節するこ
とができる。さらに、空乏可能部分を形成する第二活性
領域の第二部分の長さが、少なくとも約０．３μｍ、さ
らに好ましくは少なくとも０．５μｍに等しいような長
さ限度に等しくなるようにすると、とくに有利である。
また、とくに電流の漏れを制限するためには、半導体部
品の突起部分がその側面縁部に、部分的または全体が空
乏可能部分上にある絶縁側方部分を含むことが好まし
い。
【０００９】本発明の一つの実施例によれば、部品は空
乏可能部分上の基板の上面に配置された絶縁層上に金属
部分を含み、金属部分／絶縁層／空乏可能部分／第一活
性領域が積層して絶縁ゲート電界効果トランジスタを形
成し、その金属部分がゲートを形成し、その空乏可能部
分がチャネル領域を形成する。
乏可能部分上の基板の上面に配置された絶縁層上に金属
部分を含み、金属部分／絶縁層／空乏可能部分／第一活
性領域が積層して絶縁ゲート電界効果トランジスタを形
成し、その金属部分がゲートを形成し、その空乏可能部
分がチャネル領域を形成する。
【００１０】空乏手段は、第一活性領域（「コレク
タ」）と、空乏可能部分を形成する第二部分（「真性ベ
ース」）の間に接合（ジャンクション）を含んでもよ
い。また絶縁ゲート電界効果トランジスタのゲートを含
むこともできる。
タ」）と、空乏可能部分を形成する第二部分（「真性ベ
ース」）の間に接合（ジャンクション）を含んでもよ
い。また絶縁ゲート電界効果トランジスタのゲートを含
むこともできる。
【００１１】空乏手段として絶縁ゲート電界効果トラン
ジスタを含むこの部品の実施例では各絶縁側面領域が第
三活性領域の側面縁部に配置され、絶縁ゲート電界効果
トランジスタの前記絶縁層を形成する部分によってほぼ
直角に延長している部分を含むと有利である。第三活性
領域と接して配置されたメタライズ層はトランジスタの
ゲートを形成する金属部分を組込んでいる。
ジスタを含むこの部品の実施例では各絶縁側面領域が第
三活性領域の側面縁部に配置され、絶縁ゲート電界効果
トランジスタの前記絶縁層を形成する部分によってほぼ
直角に延長している部分を含むと有利である。第三活性
領域と接して配置されたメタライズ層はトランジスタの
ゲートを形成する金属部分を組込んでいる。
【００１２】本発明による部品を使用するとき、バイポ
ーラトランジスタのコレクタと考えられる活性領域でと
られた電流／電圧関係から、負の動作抵抗が得られる。
これを得るために「エミッタ／ベース」接合に順方向バ
イアスを加えるよう「ベース」および「エミッタ」領域
に、選ばれた固定電圧を加えるが、空乏可能部分を空乏
とするためか、または絶縁ゲート電界効果トランジスタ
のチャネルを空乏とするために、「コレクタ／ベース」
接合に逆方向バイアスを加えるよう適当なバイアス電圧
を「コレクタ」電圧として加える。
ーラトランジスタのコレクタと考えられる活性領域でと
られた電流／電圧関係から、負の動作抵抗が得られる。
これを得るために「エミッタ／ベース」接合に順方向バ
イアスを加えるよう「ベース」および「エミッタ」領域
に、選ばれた固定電圧を加えるが、空乏可能部分を空乏
とするためか、または絶縁ゲート電界効果トランジスタ
のチャネルを空乏とするために、「コレクタ／ベース」
接合に逆方向バイアスを加えるよう適当なバイアス電圧
を「コレクタ」電圧として加える。
【００１３】本発明の主題はまた、負の動作抵抗の構成
を示すことのできる半導体電気部品の製造方法である。
本発明の一般的特徴によれば、この方法は次の各段階に
より構成される。すなわち、ａ） 第一のタイプの導電
性（たとえばｎ型）を有する第一半導体部分の上面の下
に、半導体基板内に組込んで、第一のものと反対の第二
のタイプ（たとえばｐ型）の導電性を有する第一半導体
層を注入する段階と、ｂ） 半導体物質の第二層を基板
（または第一半導体層）の上面に形成し、第一のタイプ
（たとえばｎ型）の導電性をもたせるためにこの第二層
内にドーパントを選択的に注入する段階と、ｃ） 基板
上に突出している半導体部分を形成するため、この第二
ドープ層をエッチングし、この第一層内に形成するため
この第一層をオーバーエッチングし、このようにして形
成された半導体ブロックの突出部分のそれぞれの側に、
突出する半導体部分の下に配置された第一層の部分と同
じドーパント半導体を有する薄い部分と前記ドーパント
濃度に関連した下限厚さと上限厚さの間にある厚い部分
を形成する段階と、ｄ） 接触箇所を第一半導体部分、
第一導電層および半導体突出部分上に定める段階と、
ｅ） メタライズ層を前記接触箇所に形成する段階とに
よって形成される。この方法を実施する一つのやり方に
よれば、段階ｄ）で、第一絶縁層を基板と突出部に形成
し、第一半導体層の薄い部分上に少なくとも部分的に配
置される突出部絶縁側面領域の各側面に形成するために
この第一絶縁層をエッチングし、対応する接触箇所の位
置を定めるオーバードープ部分を形成するために絶縁側
面領域の各側と薄い部分の外側で、第一層のオーバード
ーピングを行い、半導体突出部の下にあるこのオーバー
ドープ部分と第一半導体層の距離が、薄い部分の長さを
定める。
を示すことのできる半導体電気部品の製造方法である。
本発明の一般的特徴によれば、この方法は次の各段階に
より構成される。すなわち、ａ） 第一のタイプの導電
性（たとえばｎ型）を有する第一半導体部分の上面の下
に、半導体基板内に組込んで、第一のものと反対の第二
のタイプ（たとえばｐ型）の導電性を有する第一半導体
層を注入する段階と、ｂ） 半導体物質の第二層を基板
（または第一半導体層）の上面に形成し、第一のタイプ
（たとえばｎ型）の導電性をもたせるためにこの第二層
内にドーパントを選択的に注入する段階と、ｃ） 基板
上に突出している半導体部分を形成するため、この第二
ドープ層をエッチングし、この第一層内に形成するため
この第一層をオーバーエッチングし、このようにして形
成された半導体ブロックの突出部分のそれぞれの側に、
突出する半導体部分の下に配置された第一層の部分と同
じドーパント半導体を有する薄い部分と前記ドーパント
濃度に関連した下限厚さと上限厚さの間にある厚い部分
を形成する段階と、ｄ） 接触箇所を第一半導体部分、
第一導電層および半導体突出部分上に定める段階と、
ｅ） メタライズ層を前記接触箇所に形成する段階とに
よって形成される。この方法を実施する一つのやり方に
よれば、段階ｄ）で、第一絶縁層を基板と突出部に形成
し、第一半導体層の薄い部分上に少なくとも部分的に配
置される突出部絶縁側面領域の各側面に形成するために
この第一絶縁層をエッチングし、対応する接触箇所の位
置を定めるオーバードープ部分を形成するために絶縁側
面領域の各側と薄い部分の外側で、第一層のオーバード
ーピングを行い、半導体突出部の下にあるこのオーバー
ドープ部分と第一半導体層の距離が、薄い部分の長さを
定める。
【００１４】薄い部分のこの長さは、そのベースを基板
上に置き、厚さをその長さに等しくして絶縁側面領域を
エッチングすることによって定めることができる。この
場合、このようにして形成された半導体ブロック上に第
一半導体層のオーバードーピングを行い、絶縁側面領域
はマスクとして機能する。この絶縁側面領域のエッチン
グを行うために、部分的に前記薄い部分上にのった第一
絶縁側面領域を形成するよう、前記第一絶縁層をエッチ
ングすると有利であり、この第一側面領域は、たとえ
ば、二酸化珪素で形成される。次にたとえばこれも二酸
化珪素の薄い絶縁層を、このようにして形成された半導
体ブロックの上面に形成し、次に薄い絶縁層および第一
絶縁側面領域の形成するものとは異なった絶縁物質、た
とえば、窒化シリコンでできた追加絶縁層を形成し、次
に、第一のものを覆う第二絶縁側面領域を形成するよう
この追加絶縁層のエッチングを行う。第一および第二絶
縁側面領域、ならびにその間にある薄い絶縁層は薄い部
分の長さにほぼ等しい厚さの前記絶縁側面領域を形成す
る。次に絶縁側面領域の外側にある薄い絶縁層の部分を
除去する。
上に置き、厚さをその長さに等しくして絶縁側面領域を
エッチングすることによって定めることができる。この
場合、このようにして形成された半導体ブロック上に第
一半導体層のオーバードーピングを行い、絶縁側面領域
はマスクとして機能する。この絶縁側面領域のエッチン
グを行うために、部分的に前記薄い部分上にのった第一
絶縁側面領域を形成するよう、前記第一絶縁層をエッチ
ングすると有利であり、この第一側面領域は、たとえ
ば、二酸化珪素で形成される。次にたとえばこれも二酸
化珪素の薄い絶縁層を、このようにして形成された半導
体ブロックの上面に形成し、次に薄い絶縁層および第一
絶縁側面領域の形成するものとは異なった絶縁物質、た
とえば、窒化シリコンでできた追加絶縁層を形成し、次
に、第一のものを覆う第二絶縁側面領域を形成するよう
この追加絶縁層のエッチングを行う。第一および第二絶
縁側面領域、ならびにその間にある薄い絶縁層は薄い部
分の長さにほぼ等しい厚さの前記絶縁側面領域を形成す
る。次に絶縁側面領域の外側にある薄い絶縁層の部分を
除去する。
【００１５】一つの変形例としてそのベースの厚さが、
薄い部分の所望の長さよりも薄くなるように絶縁側面領
域をエッチングすることもできる。薄い部分の所望長さ
と絶縁側面領域の厚さの差に等しい距離だけそれぞれの
側で、絶縁側面領域を越えて延びるマスクを、このよう
に形成された半導体ブロック上に形成し、前記各領域を
越えて延びるこのマスクを備えた半導体ブロック上で、
この半導体層のオーバードーピングを行う。
薄い部分の所望の長さよりも薄くなるように絶縁側面領
域をエッチングすることもできる。薄い部分の所望長さ
と絶縁側面領域の厚さの差に等しい距離だけそれぞれの
側で、絶縁側面領域を越えて延びるマスクを、このよう
に形成された半導体ブロック上に形成し、前記各領域を
越えて延びるこのマスクを備えた半導体ブロック上で、
この半導体層のオーバードーピングを行う。
【００１６】そのチャネルを空乏とすることのできる絶
縁ゲート電界効果トランジスタを備えた電子部品を得る
ために、絶縁側面領域を形成し、第一半導体層を局所的
にオーバードープしたあと、絶縁側面領域を除去し、ブ
ロックの突出部の側方縁部上の部分とこの側方部をほぼ
直角方向に延長する部分を含む別の絶縁層を形成し、ま
た、段階ｅ）で、絶縁層の直角端末部上に延びる金属部
分へと延長され突出半導体部分に接してメタライズ処理
を行う。
縁ゲート電界効果トランジスタを備えた電子部品を得る
ために、絶縁側面領域を形成し、第一半導体層を局所的
にオーバードープしたあと、絶縁側面領域を除去し、ブ
ロックの突出部の側方縁部上の部分とこの側方部をほぼ
直角方向に延長する部分を含む別の絶縁層を形成し、ま
た、段階ｅ）で、絶縁層の直角端末部上に延びる金属部
分へと延長され突出半導体部分に接してメタライズ処理
を行う。
【００１７】基板が、第一半導体部分とともに、絶縁ゲ
ート電界効果トランジスタが同時に形成される別の半導
体部分を組入れる場合には、第二のタイプ（たとえばｐ
型）の導電性を有する活性ドレインおよびソース領域
が、選んだドーピングの２回の連続注入（ＬＤＤ注入）
によって注入され、第一半導体層の上面は、段階ｃ）に
おいて、絶縁ゲート電界効果トランジスタのドレインお
よびソース部分の最初の注入を行う前にマスクすると有
利である。
ート電界効果トランジスタが同時に形成される別の半導
体部分を組入れる場合には、第二のタイプ（たとえばｐ
型）の導電性を有する活性ドレインおよびソース領域
が、選んだドーピングの２回の連続注入（ＬＤＤ注入）
によって注入され、第一半導体層の上面は、段階ｃ）に
おいて、絶縁ゲート電界効果トランジスタのドレインお
よびソース部分の最初の注入を行う前にマスクすると有
利である。
【００１８】本発明のその他の利点および特徴は、付属
図面に例示した発明の実施例とその実施方法について下
記に示した説明を検討すれば明らかとなるが、これらは
限定的なものではない。
図面に例示した発明の実施例とその実施方法について下
記に示した説明を検討すれば明らかとなるが、これらは
限定的なものではない。
【００１９】
【実施例】図１に示すように、部品１は、第一のタイプ
（この場合はｎ型〔電子による伝導〕）の導電性を有
し、第一のものと反対の第二のタイプ（この場合はｐ型
〔正孔による伝導〕）の導電性を有する半導体基板３内
に組込まれた半導体部分、すなわちウエル２内に形成さ
れる。半導体分野の技術精通者にはＬＯＣＯＳの名称で
知られている絶縁領域１２の（図１の）右で、ウエル２
はｎ++オーバードーズ部４を組込み、その上にメタライ
ズ層１５が配置されている。指示の上では、ｎ ++（また
はｐ++）型のオーバードーピングは、約１０20ｃｍ-3の
電子（または正孔）濃度に等しいが、ｎ-（またはｐ-）
ドープ領域では、電子（または正孔）濃度は約１０17ｃ
ｍ-3またはそれ以下である。
（この場合はｎ型〔電子による伝導〕）の導電性を有
し、第一のものと反対の第二のタイプ（この場合はｐ型
〔正孔による伝導〕）の導電性を有する半導体基板３内
に組込まれた半導体部分、すなわちウエル２内に形成さ
れる。半導体分野の技術精通者にはＬＯＣＯＳの名称で
知られている絶縁領域１２の（図１の）右で、ウエル２
はｎ++オーバードーズ部４を組込み、その上にメタライ
ズ層１５が配置されている。指示の上では、ｎ ++（また
はｐ++）型のオーバードーピングは、約１０20ｃｍ-3の
電子（または正孔）濃度に等しいが、ｎ-（またはｐ-）
ドープ領域では、電子（または正孔）濃度は約１０17ｃ
ｍ-3またはそれ以下である。
【００２０】絶縁領域１２の左で、部品１は第二のタイ
プ（この場合はｐ型）の導電性を有し、基板の上面５か
らｎウエル内に延びる第二領域１０を含んでいる。この
第二領域１０には、ｐドープ濃度を有し、側面にｐ++オ
ーバードープ部１０ｅを備えた中央部１０ａがあり、オ
ーバードープ部１０ｅの上には接触メタライズ層１４が
配置されている。
プ（この場合はｐ型）の導電性を有し、基板の上面５か
らｎウエル内に延びる第二領域１０を含んでいる。この
第二領域１０には、ｐドープ濃度を有し、側面にｐ++オ
ーバードープ部１０ｅを備えた中央部１０ａがあり、オ
ーバードープ部１０ｅの上には接触メタライズ層１４が
配置されている。
【００２１】突出領域６は、第二領域のｐドープ中央部
上で基板（または第二領域１０）の上面５に載ってい
る。この突出領域６は、その中央部に、たとえばポリシ
リコンででき、第一のタイプの導電性を有し、ｎ++オー
バードープされた領域７を含んでいる。オーバードープ
されたポリシリコンのこの領域７の下には、ｎ+ ドープ
されたシリコンの層８が配置され、ｐドープされた領域
１０の中央部１０ａに載っている。突出領域６はまた領
域７と８の両側に、たとえば二酸化珪素ＳｉＯ2ででき
た絶縁側面領域９、すなわちスペーサを含んでいる。こ
の突出領域６の上部にはｎ++オーバードープされたシリ
コンと接して接触メタライズ層１３が設けられている。
上で基板（または第二領域１０）の上面５に載ってい
る。この突出領域６は、その中央部に、たとえばポリシ
リコンででき、第一のタイプの導電性を有し、ｎ++オー
バードープされた領域７を含んでいる。オーバードープ
されたポリシリコンのこの領域７の下には、ｎ+ ドープ
されたシリコンの層８が配置され、ｐドープされた領域
１０の中央部１０ａに載っている。突出領域６はまた領
域７と８の両側に、たとえば二酸化珪素ＳｉＯ2ででき
た絶縁側面領域９、すなわちスペーサを含んでいる。こ
の突出領域６の上部にはｎ++オーバードープされたシリ
コンと接して接触メタライズ層１３が設けられている。
【００２２】スペーサ９の下には、第二領域１０に、ｎ
+ シリコンの層８の下に中央部１０ａに対して薄い部分
がある。この薄い部分１０ｂは、長さがＬ、厚さがＥで
ある。当然、そのドーパント濃度は中央部１０ａと同じ
である。下記で述べるようにこの薄い部分１０ｂは、選
ばれたバイアス電圧の作用のもとにバイアス可能な空乏
手段によって空乏とすることのできる空乏可能部分Ｚを
形成している。これらの空乏手段は、この場合にはｎウ
エルと第二領域１０の間の接合１１によって形成されて
いる。
+ シリコンの層８の下に中央部１０ａに対して薄い部分
がある。この薄い部分１０ｂは、長さがＬ、厚さがＥで
ある。当然、そのドーパント濃度は中央部１０ａと同じ
である。下記で述べるようにこの薄い部分１０ｂは、選
ばれたバイアス電圧の作用のもとにバイアス可能な空乏
手段によって空乏とすることのできる空乏可能部分Ｚを
形成している。これらの空乏手段は、この場合にはｎウ
エルと第二領域１０の間の接合１１によって形成されて
いる。
【００２３】図１で明らかなように、本発明による電子
部品の構造は、そのほとんどが、たとえばＢｉＣＭＯＳ
製造技術によって製造された縦形バイポーラトランジス
タの従来の構造に類似している。縦形バイポーラトラン
ジスタとの構造上の差異は、この場合、たとえば技術精
通者にはＬＤＥＢ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｅｘ
ｔｒｉｎｓｉｃ Ｂａｓｅ）として知られている外因性
ベースの不均等ドーピングを限定するｐ+ ドープ注入部
分の代わりに、選ばれたドーピングと寸法を有する空乏
可能部分の存在にある。従って、図１に示した本発明に
よる電子部品では、ウエル２と接触部４によって限定さ
れる第一活性領域を、類推によって用語「コレクタ」に
より呼称してもよい（真性コレクタを限定する実際のｎ
ウエルであり、オーバードープ領域４が外因性コレクタ
を限定する）。同様に、第二領域１０は、第二活性「ベ
ース」領域であり、その中でオーバードープ領域１０ｅ
が外因性ベースを限定すると考えてもよい。最後に、領
域７と８によって形成される第三活性領域はｎ++オーバ
ードープ領域が外因性エミッタを限定しｎ+ ドープ領域
が真性エミッタを限定する「エミッタ」領域のようなも
のである。
部品の構造は、そのほとんどが、たとえばＢｉＣＭＯＳ
製造技術によって製造された縦形バイポーラトランジス
タの従来の構造に類似している。縦形バイポーラトラン
ジスタとの構造上の差異は、この場合、たとえば技術精
通者にはＬＤＥＢ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｅｘ
ｔｒｉｎｓｉｃ Ｂａｓｅ）として知られている外因性
ベースの不均等ドーピングを限定するｐ+ ドープ注入部
分の代わりに、選ばれたドーピングと寸法を有する空乏
可能部分の存在にある。従って、図１に示した本発明に
よる電子部品では、ウエル２と接触部４によって限定さ
れる第一活性領域を、類推によって用語「コレクタ」に
より呼称してもよい（真性コレクタを限定する実際のｎ
ウエルであり、オーバードープ領域４が外因性コレクタ
を限定する）。同様に、第二領域１０は、第二活性「ベ
ース」領域であり、その中でオーバードープ領域１０ｅ
が外因性ベースを限定すると考えてもよい。最後に、領
域７と８によって形成される第三活性領域はｎ++オーバ
ードープ領域が外因性エミッタを限定しｎ+ ドープ領域
が真性エミッタを限定する「エミッタ」領域のようなも
のである。
【００２４】簡単にするため本文の残りの部分ではエミ
ッタ、ベース、コレクタなどの用語を用いるが、上述の
ようにこれらは本発明による部品については適切ではな
く、この部品の作動は以下に詳しく述べるようにバイポ
ーラトランジスタの作動とは関連がない。
ッタ、ベース、コレクタなどの用語を用いるが、上述の
ようにこれらは本発明による部品については適切ではな
く、この部品の作動は以下に詳しく述べるようにバイポ
ーラトランジスタの作動とは関連がない。
【００２５】図２は、本発明による部品のもう一つの実
施例の部分図である。この図では、図１に示したものに
類似した、あるいは類似の機能を有する素子には、図１
に用いた参照番号に１００を加えた番号を割り当ててあ
る。この両図の唯一の差異は次のようなものである。
施例の部分図である。この図では、図１に示したものに
類似した、あるいは類似の機能を有する素子には、図１
に用いた参照番号に１００を加えた番号を割り当ててあ
る。この両図の唯一の差異は次のようなものである。
【００２６】図２のこの実施例では、スペーサ１０９の
厚さ（すなわち、基板の上面にあるスペーサのベース
で、空乏可能領域Ｚの長さＬに平行に測ったスペーサの
寸法）は、図２では空乏可能領域の長さＬよりも小さい
が、図１ではこの厚さはほぼ長さＬに等しい。言い換え
ると、図１ではスペーサは部品の空乏可能領域を形成す
る薄い部分１０ｂ上に全面的に載っているが、図２では
スペーサ９は空乏可能領域Ｚ上に、ただ部分的に載って
いるだけである。
厚さ（すなわち、基板の上面にあるスペーサのベース
で、空乏可能領域Ｚの長さＬに平行に測ったスペーサの
寸法）は、図２では空乏可能領域の長さＬよりも小さい
が、図１ではこの厚さはほぼ長さＬに等しい。言い換え
ると、図１ではスペーサは部品の空乏可能領域を形成す
る薄い部分１０ｂ上に全面的に載っているが、図２では
スペーサ９は空乏可能領域Ｚ上に、ただ部分的に載って
いるだけである。
【００２７】本発明による部品の使用中、選ばれた固定
電圧は一般にエミッタ／ベース接合に順方向バイアスを
加えるために、外因性ベースおよびエミッタ領域のメタ
ライズ層に加えられるが、空乏可能領域を空乏とするた
めに外因性コレクタのメタライズ層にはコレクタ／ベー
ス接合に逆方向バイアスを加える可変バイアス電圧が加
えられる。そこで負の動作抵抗がコレクタの電流／電圧
関係から得られる。
電圧は一般にエミッタ／ベース接合に順方向バイアスを
加えるために、外因性ベースおよびエミッタ領域のメタ
ライズ層に加えられるが、空乏可能領域を空乏とするた
めに外因性コレクタのメタライズ層にはコレクタ／ベー
ス接合に逆方向バイアスを加える可変バイアス電圧が加
えられる。そこで負の動作抵抗がコレクタの電流／電圧
関係から得られる。
【００２８】さらに詳しく述べると、薄い部分１０ｂの
厚さＥが約０．１５μｍ、ドーパント濃度が約１０17ｃ
ｍ-3、長さＬが約０．５μｍの例では、エミッタを接地
し、ベースに約０．５Ｖの固定電圧を加えることによっ
て、約数Ｖの正のコレクタバイアス電圧で、領域Ｚを空
乏とすることができることがわかった。コレクタ電圧が
ゼロのときはコレクタ電流はマイナスである。コレクタ
電圧が上昇し始めるとコレクタ電流の絶対値はゼロに達
するまで低下し、そのあと絶対値が上昇する。これは、
コレクタ／ベース接合が低下するように順方向バイアス
を加えられるからである。コレクタ電圧が上昇するにつ
れて、コレクタ／ベース電位差はプラスとなり、これが
コレクタ／ベース接合に逆方向バイアスを加える。その
結果、コレクタ電流が上昇するが、これはバイポーラト
ランジスタの場合のようにコレクタ電圧の関数として安
定することはない。その理由はコレクタ電圧が同時に大
部分のキャリア（この場合は正孔）をＺ部分から追い出
し、接合１１の電界効果によって部分Ｚを徐々に空乏と
して、ベースのアクセス抵抗を変調させ、結果としてベ
ースへの通電を徐々に遮断するからである。次に、コレ
クタバイアス電圧の上昇にもかかわらずコレクタ電流は
低下し、こうして負の動作抵抗の特性が生じる。ベース
内の故障、あるいはコレクタ／ベース接合内のアバラン
シ現象によって、コレクタ電圧の、高い方の、または低
い方の閾値から、コレクタ電流は再び上昇を始める。
厚さＥが約０．１５μｍ、ドーパント濃度が約１０17ｃ
ｍ-3、長さＬが約０．５μｍの例では、エミッタを接地
し、ベースに約０．５Ｖの固定電圧を加えることによっ
て、約数Ｖの正のコレクタバイアス電圧で、領域Ｚを空
乏とすることができることがわかった。コレクタ電圧が
ゼロのときはコレクタ電流はマイナスである。コレクタ
電圧が上昇し始めるとコレクタ電流の絶対値はゼロに達
するまで低下し、そのあと絶対値が上昇する。これは、
コレクタ／ベース接合が低下するように順方向バイアス
を加えられるからである。コレクタ電圧が上昇するにつ
れて、コレクタ／ベース電位差はプラスとなり、これが
コレクタ／ベース接合に逆方向バイアスを加える。その
結果、コレクタ電流が上昇するが、これはバイポーラト
ランジスタの場合のようにコレクタ電圧の関数として安
定することはない。その理由はコレクタ電圧が同時に大
部分のキャリア（この場合は正孔）をＺ部分から追い出
し、接合１１の電界効果によって部分Ｚを徐々に空乏と
して、ベースのアクセス抵抗を変調させ、結果としてベ
ースへの通電を徐々に遮断するからである。次に、コレ
クタバイアス電圧の上昇にもかかわらずコレクタ電流は
低下し、こうして負の動作抵抗の特性が生じる。ベース
内の故障、あるいはコレクタ／ベース接合内のアバラン
シ現象によって、コレクタ電圧の、高い方の、または低
い方の閾値から、コレクタ電流は再び上昇を始める。
【００２９】このような作動を、構造的にｎｐｎ縦形バ
イポーラトランジスタに類似した部品構造について説明
した。もちろん、ｐｎｐトランジスタに類似した本発明
による部品の構造のドーパントの種類をすべて逆にする
と、メタライズ層に加えられる電圧の（正負の）符号を
すべて逆にすることによって、エミッタ／ベース接合に
順方向バイアスが加えられ、コレクタ／ベース接合に逆
方向バイアスが加えられる。
イポーラトランジスタに類似した部品構造について説明
した。もちろん、ｐｎｐトランジスタに類似した本発明
による部品の構造のドーパントの種類をすべて逆にする
と、メタライズ層に加えられる電圧の（正負の）符号を
すべて逆にすることによって、エミッタ／ベース接合に
順方向バイアスが加えられ、コレクタ／ベース接合に逆
方向バイアスが加えられる。
【００３０】図１と図２の実施例では、厚さＥとドーパ
ント濃度は、部分Ｚの空乏可能特性で重要な役割を演じ
る。実際に、この厚さＥを下限厚さ以上とすることが望
ましく、この下限厚さの値は空乏可能領域のドーパント
濃度に関連している。この厚さＥが下限厚さよりも小さ
いときは部分Ｚは空乏とすることができず、反対に、外
因性コレクタにバイアス電圧が加えられていないため、
それ自体で自然に空乏となる。もちろん、この場合、本
発明による部品は作動できず、負の動作抵抗の構成を示
さない。
ント濃度は、部分Ｚの空乏可能特性で重要な役割を演じ
る。実際に、この厚さＥを下限厚さ以上とすることが望
ましく、この下限厚さの値は空乏可能領域のドーパント
濃度に関連している。この厚さＥが下限厚さよりも小さ
いときは部分Ｚは空乏とすることができず、反対に、外
因性コレクタにバイアス電圧が加えられていないため、
それ自体で自然に空乏となる。もちろん、この場合、本
発明による部品は作動できず、負の動作抵抗の構成を示
さない。
【００３１】同様に、この空乏可能領域の厚さＥは、ド
ーパント濃度に関連し、この部分を空乏とするために加
えられるバイアス電圧の値にも関連する上限厚さ以下で
なくてはならない。実際、この厚さＥがこの上限厚さを
こえるときは、高いバイアス電圧を加えても、適正なバ
イアス電圧を加えて部分Ｚを空乏とすることは難しく、
実際に不可能である。
ーパント濃度に関連し、この部分を空乏とするために加
えられるバイアス電圧の値にも関連する上限厚さ以下で
なくてはならない。実際、この厚さＥがこの上限厚さを
こえるときは、高いバイアス電圧を加えても、適正なバ
イアス電圧を加えて部分Ｚを空乏とすることは難しく、
実際に不可能である。
【００３２】すなわち、ドーパント濃度が約１０17ｃｍ
-3であり、低いバイアス電圧、たとえば５Ｖ未満の電圧
を用いるときは、下限厚さは約０．１μｍとし、上限厚
さは約０．２μｍに調節すると有利である。しかし技術
精通者は、これらの数値が指示のためのものであり、試
験および／またはシミュレーションにもとづいて、とく
にその製造バッチの関数として各製品についてもっと正
確に調節されることを理解するであろう。
-3であり、低いバイアス電圧、たとえば５Ｖ未満の電圧
を用いるときは、下限厚さは約０．１μｍとし、上限厚
さは約０．２μｍに調節すると有利である。しかし技術
精通者は、これらの数値が指示のためのものであり、試
験および／またはシミュレーションにもとづいて、とく
にその製造バッチの関数として各製品についてもっと正
確に調節されることを理解するであろう。
【００３３】さらに、空乏可能部分の長さＬはこの部分
の空乏可能特性に影響を及ぼすことはないが、コレクタ
電流の低下に影響する。実際に、この部分の長さＬが不
充分なときは、部分Ｚが完全に空乏となってもかなりの
ベース電流漏れが起こるかもしれない。従って、この部
分の長さを少なくとも下限長さに等しくなるように調節
することが有利である。この下限長さは、この場合に
は、約０．３μｍである。
の空乏可能特性に影響を及ぼすことはないが、コレクタ
電流の低下に影響する。実際に、この部分の長さＬが不
充分なときは、部分Ｚが完全に空乏となってもかなりの
ベース電流漏れが起こるかもしれない。従って、この部
分の長さを少なくとも下限長さに等しくなるように調節
することが有利である。この下限長さは、この場合に
は、約０．３μｍである。
【００３４】とくに図１と図２に示された実施例を得る
ための製造方法を実施する一つのやり方を、図３乃至図
７までを参照しながら説明する。一般に、この製造方法
は次の各段階で構成されている。すなわち、第一のタイ
プ（たとえばｎ型）の導電性を有し、半導体基板内に組
込まれた第一半導体部分の上面の下に、第一のものとは
反対の、第二のタイプ（たとえばｐ型）の導電性を有す
る第一半導体層を注入する段階と、基板（または第一半
導体層）の上面に、半導体物質の第二層を形成し、その
あとこの第二層に第一のタイプの導電性を与えるために
ドーパントを選択的に注入する段階と、基板の上に突出
する半導体部分を形成するために、この第二ドープ層を
エッチングし、この第一層内に、半導体ブロック上にこ
のようにして形成された突出部分の両側に、突出半導体
部分の下にある第一層の部分と同じドーパント濃度を有
し、厚さが下限厚さと上限厚さの間にあり、これらの下
限厚さと上限厚さが前記ドーパント濃度と関連があるよ
うな薄い部分をオーバーエッチングする段階と、第一半
導体部分、第一半導体層および半導体突出部分上で接触
箇所を限定する段階と、接触箇所にメタライズ層を形成
する段階とによって構成される。
ための製造方法を実施する一つのやり方を、図３乃至図
７までを参照しながら説明する。一般に、この製造方法
は次の各段階で構成されている。すなわち、第一のタイ
プ（たとえばｎ型）の導電性を有し、半導体基板内に組
込まれた第一半導体部分の上面の下に、第一のものとは
反対の、第二のタイプ（たとえばｐ型）の導電性を有す
る第一半導体層を注入する段階と、基板（または第一半
導体層）の上面に、半導体物質の第二層を形成し、その
あとこの第二層に第一のタイプの導電性を与えるために
ドーパントを選択的に注入する段階と、基板の上に突出
する半導体部分を形成するために、この第二ドープ層を
エッチングし、この第一層内に、半導体ブロック上にこ
のようにして形成された突出部分の両側に、突出半導体
部分の下にある第一層の部分と同じドーパント濃度を有
し、厚さが下限厚さと上限厚さの間にあり、これらの下
限厚さと上限厚さが前記ドーパント濃度と関連があるよ
うな薄い部分をオーバーエッチングする段階と、第一半
導体部分、第一半導体層および半導体突出部分上で接触
箇所を限定する段階と、接触箇所にメタライズ層を形成
する段階とによって構成される。
【００３５】このような製造方法は、以下に述べるよう
にＢｉＣＭＯＳ製造技術と完全に両立する。図３のａ
で、参照記号３はｐドープシリコンの半導体基板を示
し、この中でたとえばｎチャネル絶縁ゲート電界効果ト
ランジスタ（ＮＭＯＳトランジスタ）およびｐチャネル
絶縁ゲート電界効果トランジスタ（ＰＭＯＳトランジス
タ）が同時に形成され、これらの２個のトランジスタは
ＣＭＯＳ複合体ならびに本発明による電子部品を形成す
る。
にＢｉＣＭＯＳ製造技術と完全に両立する。図３のａ
で、参照記号３はｐドープシリコンの半導体基板を示
し、この中でたとえばｎチャネル絶縁ゲート電界効果ト
ランジスタ（ＮＭＯＳトランジスタ）およびｐチャネル
絶縁ゲート電界効果トランジスタ（ＰＭＯＳトランジス
タ）が同時に形成され、これらの２個のトランジスタは
ＣＭＯＳ複合体ならびに本発明による電子部品を形成す
る。
【００３６】従って、第一段階は各部品の活性領域の位
置を限定し、基板Ｂの上面に窒化物層１６を形成する。
次の段階（図３のｂ）では、ＰＭＯＳトランジスタと、
負の動作抵抗を有する部品が形成される部分にマスク１
７ｂを配置したあと、イソボロン（等ボロン）注入１８
を行う。このイソボロン注入によって、次の段階でｐ基
板内に形成される絶縁（ＬＯＣＯＳ）領域の下での反転
現象を防止することができる。
置を限定し、基板Ｂの上面に窒化物層１６を形成する。
次の段階（図３のｂ）では、ＰＭＯＳトランジスタと、
負の動作抵抗を有する部品が形成される部分にマスク１
７ｂを配置したあと、イソボロン（等ボロン）注入１８
を行う。このイソボロン注入によって、次の段階でｐ基
板内に形成される絶縁（ＬＯＣＯＳ）領域の下での反転
現象を防止することができる。
【００３７】図３のｃの段階では、既知の方法によっ
て、二酸化珪素の局所酸化を行って絶縁（ＬＯＣＯＳ）
領域１２を形成し、次に窒化物層を除去し、（図で）基
板の左側部分にマスク１７ｃを配置したあと、たとえば
燐または砒素の注入２０を行って、逆行ウエル２と１９
を形成し、その中で本発明による部品とＰＭＯＳトラン
ジスタがそれぞれ作られる。ＮＭＯＳトランジスタは、
基板の左側部分で形成される。最後に、注入のあとアニ
ーリングを行う。
て、二酸化珪素の局所酸化を行って絶縁（ＬＯＣＯＳ）
領域１２を形成し、次に窒化物層を除去し、（図で）基
板の左側部分にマスク１７ｃを配置したあと、たとえば
燐または砒素の注入２０を行って、逆行ウエル２と１９
を形成し、その中で本発明による部品とＰＭＯＳトラン
ジスタがそれぞれ作られる。ＮＭＯＳトランジスタは、
基板の左側部分で形成される。最後に、注入のあとアニ
ーリングを行う。
【００３８】図３のｄの段階では、ウエル２と１９の上
にマスク１７ｄを配置したあと、２回のボロン注入２１
を行って、ＮＭＯＳトランジスタの閾値を調節し「破
壊」として知られている現象からそれを保護する。段階
３ｅでは、同様に、ウエル２とＮＭＯＳトランジスタの
部分の上にマスクを配置したあとボロン注入２２を行っ
てＰＭＯＳトランジスタの閾値を調節する。
にマスク１７ｄを配置したあと、２回のボロン注入２１
を行って、ＮＭＯＳトランジスタの閾値を調節し「破
壊」として知られている現象からそれを保護する。段階
３ｅでは、同様に、ウエル２とＮＭＯＳトランジスタの
部分の上にマスクを配置したあとボロン注入２２を行っ
てＰＭＯＳトランジスタの閾値を調節する。
【００３９】これらの各段階の間に、負の抵抗を有する
部品の領域を含めて基板の上面に酸化物の薄い層を形成
し、これが電界効果トランジスタのゲート酸化物を構成
するものとなる。
部品の領域を含めて基板の上面に酸化物の薄い層を形成
し、これが電界効果トランジスタのゲート酸化物を構成
するものとなる。
【００４０】次に、ウエル２上のこの絶縁薄層を除去し
電界効果トランジスタの各部分を覆うマスク１７ｆを設
けた半導体ブロック上で（たとえばボロンの）注入２３
を行う。このようにして負の動作抵抗を有する部品のベ
ース領域１０が形成される。
電界効果トランジスタの各部分を覆うマスク１７ｆを設
けた半導体ブロック上で（たとえばボロンの）注入２３
を行う。このようにして負の動作抵抗を有する部品のベ
ース領域１０が形成される。
【００４１】次に、基板の上面にポリシリコンの層２５
を形成し（図４のｇ）、そのあとその上にｎ++型ドーピ
ングを与えるために、たとえば砒素の注入２４を行う。
迅速なアニーリングを行ったあと、このドープポリシリ
コン層をエッチングして、ＰＭＯＳおよびＮＭＯＳトラ
ンジスタと、負の動作抵抗を有する部品の「エミッタ」
領域をそれぞれ限定する。ＮＭＯＳおよびＰＭＯＳトラ
ンジスタについては基板が酸化物の薄い層で絶縁されて
いるので、ゲート領域の形成はドープポリシリコン層の
エッチングだけを含む。一方、負の動作抵抗を有する部
品では、図４のｉに示すように基板をわずかにオーバー
エッチングＯＥしてエッチングを延長し、半導体ブロッ
ク上にこのようにして形成された突出（エミッタ）領域
の両側に、厚さＥの薄い部分を形成し、その一部が、負
の動作抵抗を有する部品の空乏可能部分Ｚを形成するよ
うにする。
を形成し（図４のｇ）、そのあとその上にｎ++型ドーピ
ングを与えるために、たとえば砒素の注入２４を行う。
迅速なアニーリングを行ったあと、このドープポリシリ
コン層をエッチングして、ＰＭＯＳおよびＮＭＯＳトラ
ンジスタと、負の動作抵抗を有する部品の「エミッタ」
領域をそれぞれ限定する。ＮＭＯＳおよびＰＭＯＳトラ
ンジスタについては基板が酸化物の薄い層で絶縁されて
いるので、ゲート領域の形成はドープポリシリコン層の
エッチングだけを含む。一方、負の動作抵抗を有する部
品では、図４のｉに示すように基板をわずかにオーバー
エッチングＯＥしてエッチングを延長し、半導体ブロッ
ク上にこのようにして形成された突出（エミッタ）領域
の両側に、厚さＥの薄い部分を形成し、その一部が、負
の動作抵抗を有する部品の空乏可能部分Ｚを形成するよ
うにする。
【００４２】図３のｊに示した段階では、選んだ位置に
マスク１７ｊを配置して、半導体ブロックを覆ったあ
と、たとえば砒素の注入２６を行ってＮＭＯＳトランジ
スタの軽ドープドレイン（ＬＤＤ）と軽ドープソースを
形成する。このような注入は、またＰＭＯＳトランジス
タをウエル１９と、また負の動作抵抗を有する部品をウ
エル２と接触させる効果がある。
マスク１７ｊを配置して、半導体ブロックを覆ったあ
と、たとえば砒素の注入２６を行ってＮＭＯＳトランジ
スタの軽ドープドレイン（ＬＤＤ）と軽ドープソースを
形成する。このような注入は、またＰＭＯＳトランジス
タをウエル１９と、また負の動作抵抗を有する部品をウ
エル２と接触させる効果がある。
【００４３】そのあと、たとえばボロンの注入によっ
て、ＰＭＯＳトランジスタの軽ドープドレイン（ＬＤ
Ｄ）と軽ドープソースの各領域を形成する。この注入の
ためには、ＮＭＯＳトランジスタの部分と、負の動作抵
抗を有する部品の部分をマスク１７ｋであらかじめ覆
い、ウエル２に表面の下にあるベース領域（半導体層１
０）で均等なドーパント濃度が保たれるようにしなくて
はならない。
て、ＰＭＯＳトランジスタの軽ドープドレイン（ＬＤ
Ｄ）と軽ドープソースの各領域を形成する。この注入の
ためには、ＮＭＯＳトランジスタの部分と、負の動作抵
抗を有する部品の部分をマスク１７ｋであらかじめ覆
い、ウエル２に表面の下にあるベース領域（半導体層１
０）で均等なドーパント濃度が保たれるようにしなくて
はならない。
【００４４】次に、たとえば酸化珪素の非ドープ層２８
を半導体ブロック上に形成し（図５のｌ）、図５のｍに
示した次の段階で、突出領域７、７ａおよび７ｂにそれ
ぞれに関連したスペーサーのエッチングを行う。この変
形例では、すべてのスペーサー１０９の厚さは同じであ
るが、図６のｐに示した変形例では、負の動作抵抗を有
する部品に関連したスペーサ９はＮＭＯＳおよびＰＭＯ
Ｓ電界効果トランジスタに関連したスペーサー１０９よ
りもベースが広い。
を半導体ブロック上に形成し（図５のｌ）、図５のｍに
示した次の段階で、突出領域７、７ａおよび７ｂにそれ
ぞれに関連したスペーサーのエッチングを行う。この変
形例では、すべてのスペーサー１０９の厚さは同じであ
るが、図６のｐに示した変形例では、負の動作抵抗を有
する部品に関連したスペーサ９はＮＭＯＳおよびＰＭＯ
Ｓ電界効果トランジスタに関連したスペーサー１０９よ
りもベースが広い。
【００４５】広いスペーサ９の形成を図６のｎと図６の
ｏに示す。まず、二酸化珪素の薄層４０を、図５のｍの
段階で得た半導体ブロックの上面に形成する。次に、窒
化珪素Ｓｉ3 Ｎ4 の厚い層４１をこの薄層４０の上に形
成する。次に、層４１の部分的エッチングを行って、Ｓ
ｉＯ2 のスペーサー１０９のまわりの薄層４０上にＳｉ
3 Ｎ4 スペーサ４２を形成する。そのあと負の動作抵抗
を有する部品を形成する予定の半導体ブロックの部分に
マスク１７ｏを形成し、次にＮＭＯＳおよびＰＭＯＳト
ランジスタのスペーサ４２の化学エッチングを行う。そ
のあと、マスク１７ｏを取り外し、薄層４０を除去す
る。図６のｐに示した構成では、ＳｉＯ2のスペーサ１
０９／ＳｉＯ2 の薄層４０／Ｓｉ3 Ｎ4 のスペーサ４２
の集合が広いスペーサ９を形成しているが、これはこの
ようにして得られる。
ｏに示す。まず、二酸化珪素の薄層４０を、図５のｍの
段階で得た半導体ブロックの上面に形成する。次に、窒
化珪素Ｓｉ3 Ｎ4 の厚い層４１をこの薄層４０の上に形
成する。次に、層４１の部分的エッチングを行って、Ｓ
ｉＯ2 のスペーサー１０９のまわりの薄層４０上にＳｉ
3 Ｎ4 スペーサ４２を形成する。そのあと負の動作抵抗
を有する部品を形成する予定の半導体ブロックの部分に
マスク１７ｏを形成し、次にＮＭＯＳおよびＰＭＯＳト
ランジスタのスペーサ４２の化学エッチングを行う。そ
のあと、マスク１７ｏを取り外し、薄層４０を除去す
る。図６のｐに示した構成では、ＳｉＯ2のスペーサ１
０９／ＳｉＯ2 の薄層４０／Ｓｉ3 Ｎ4 のスペーサ４２
の集合が広いスペーサ９を形成しているが、これはこの
ようにして得られる。
【００４６】広いスペーサを形成するための２つの異な
る絶縁部（二酸化珪素と窒化珪素）を使用することによ
って選択的化学エッチングを行うことができる。さらに
二酸化珪素の薄層４０をあらかじめ形成することによっ
て化学エッチングがこの薄層に止められ（裸のＳｉ）基
板の上面ならびに二酸化珪素のスペーサ１０９のエッチ
ングが防止される。
る絶縁部（二酸化珪素と窒化珪素）を使用することによ
って選択的化学エッチングを行うことができる。さらに
二酸化珪素の薄層４０をあらかじめ形成することによっ
て化学エッチングがこの薄層に止められ（裸のＳｉ）基
板の上面ならびに二酸化珪素のスペーサ１０９のエッチ
ングが防止される。
【００４７】従って、このような方法によって、同じシ
リコンチップ上で厚さの異なるスペーサを簡単に、また
効果的に得ることができる。次に（図７のｑ）、負の動
作抵抗を有する部品とＰＭＯＳの突出領域の上にマスク
１７ｑを配置して、砒素の注入２９を行って、ＮＭＯＳ
トランジスタの高度ドープソース・ドレイン領域３０を
形成する。ここで、このソース・ドレイン部分は、スペ
ーサーの下にｎ+ ドーピング、ｎ+ 領域と絶縁（ＬＯＣ
ＯＳ）部分の間にｎ++ドーピングを有することに注目す
べきである。負の動作抵抗を有する部品のｎ++オーバド
ープ接触箇所４と、ＰＭＯＳトランジスタのウエルとの
接触箇所も、この注入２９によって形成される。
リコンチップ上で厚さの異なるスペーサを簡単に、また
効果的に得ることができる。次に（図７のｑ）、負の動
作抵抗を有する部品とＰＭＯＳの突出領域の上にマスク
１７ｑを配置して、砒素の注入２９を行って、ＮＭＯＳ
トランジスタの高度ドープソース・ドレイン領域３０を
形成する。ここで、このソース・ドレイン部分は、スペ
ーサーの下にｎ+ ドーピング、ｎ+ 領域と絶縁（ＬＯＣ
ＯＳ）部分の間にｎ++ドーピングを有することに注目す
べきである。負の動作抵抗を有する部品のｎ++オーバド
ープ接触箇所４と、ＰＭＯＳトランジスタのウエルとの
接触箇所も、この注入２９によって形成される。
【００４８】図７のｒは、ＮＭＯＳトランジスタの部
分、ＰＭＯＳトランジスタとウエルの接触箇所、および
負の動作抵抗を有する部品の接触箇所４上にマスク１７
ｒを配置したあとボロンの注入３１によって得る高度ド
ープ（ＰＭＯＳ）ドレイン・ソース部分３２の形成を示
している。負の動作抵抗を有する部品のスペーサ９はマ
スクを形成するから、この注入にはまた負の動作抵抗を
有する部品のＰ++オーバードープ「外因性ベース」領域
１０ｅを形成する効果もある。言い換えると、この注入
の変形例では、負の動作抵抗を有する部品の空乏可能部
分の長さＬを決定するのはスペーサのベースでの厚さで
ある。
分、ＰＭＯＳトランジスタとウエルの接触箇所、および
負の動作抵抗を有する部品の接触箇所４上にマスク１７
ｒを配置したあとボロンの注入３１によって得る高度ド
ープ（ＰＭＯＳ）ドレイン・ソース部分３２の形成を示
している。負の動作抵抗を有する部品のスペーサ９はマ
スクを形成するから、この注入にはまた負の動作抵抗を
有する部品のＰ++オーバードープ「外因性ベース」領域
１０ｅを形成する効果もある。言い換えると、この注入
の変形例では、負の動作抵抗を有する部品の空乏可能部
分の長さＬを決定するのはスペーサのベースでの厚さで
ある。
【００４９】負の動作抵抗を有する部品のスペーサ１０
９のベースでの厚さが、空乏可能部分について望まれる
長さＬよりも小さい場合には図７のｓに示したように、
負の動作抵抗を有する部品の突出領域の上に、空乏可能
部分の望ましい長さＬとスペーサのベースでの厚さの差
に等しい所定の距離だけ両側にスペース１０９を越えて
延びるマスク１７ｓを配置する必要がある。
９のベースでの厚さが、空乏可能部分について望まれる
長さＬよりも小さい場合には図７のｓに示したように、
負の動作抵抗を有する部品の突出領域の上に、空乏可能
部分の望ましい長さＬとスペーサのベースでの厚さの差
に等しい所定の距離だけ両側にスペース１０９を越えて
延びるマスク１７ｓを配置する必要がある。
【００５０】製造方法の最終段階は、接触ホールのエッ
チングと、最終的な迅速アニーリングと、金属珪化物の
層の形成と、このようにして形成された相互接続部のエ
ッチングとアニーリングによって構成される。
チングと、最終的な迅速アニーリングと、金属珪化物の
層の形成と、このようにして形成された相互接続部のエ
ッチングとアニーリングによって構成される。
【００５１】本発明による部品の突出「エミッタ」領域
のｎ+ ドープ領域８（図１）がアニーリング作業中にｎ
+ オーバードープ部分からのドーパントの拡散によって
得られることに注目すべきである。
のｎ+ ドープ領域８（図１）がアニーリング作業中にｎ
+ オーバードープ部分からのドーパントの拡散によって
得られることに注目すべきである。
【００５２】本発明による負の動作抵抗を有する部品
は、このようにして、図１に示したと同様の変形例で
（図３のａから図７のｓまでに示した特定の選択の結
果、オーバードープ部４とＬＯＣＯＳ１２に近い位置
で）、また図２に示したと同様の（同じ差異内での）変
形例では、用いるスペーサ、ならびにＰＭＯＳおよびＮ
ＭＯＳ電界効果トランジスタのサイズにより、同一のシ
リコンチップ上で得られる。このような負の動作抵抗を
有する部品は、結果としてＢｉＣＭＯＳ製造技術と両立
でき、基板は共通のエミッタとして作用しない。さらに
技術精通者には明らかなように、図４のｉの段階でオー
バーエッチングＯＥを行わない場合、またＮＭＯＳトラ
ンジスタの部分をちょうど覆うマスクによって、図５の
ｋの段階のマスク１７ｋを置換する場合、ならびに広く
ないスペーサ１０９を形成する場合には、負の動作抵抗
を有する部品の代わりに、不均等ドープ外因性ベース
（ＬＤＥＢ）を備えた縦形バイポーラトランジスタが得
られると思われる。
は、このようにして、図１に示したと同様の変形例で
（図３のａから図７のｓまでに示した特定の選択の結
果、オーバードープ部４とＬＯＣＯＳ１２に近い位置
で）、また図２に示したと同様の（同じ差異内での）変
形例では、用いるスペーサ、ならびにＰＭＯＳおよびＮ
ＭＯＳ電界効果トランジスタのサイズにより、同一のシ
リコンチップ上で得られる。このような負の動作抵抗を
有する部品は、結果としてＢｉＣＭＯＳ製造技術と両立
でき、基板は共通のエミッタとして作用しない。さらに
技術精通者には明らかなように、図４のｉの段階でオー
バーエッチングＯＥを行わない場合、またＮＭＯＳトラ
ンジスタの部分をちょうど覆うマスクによって、図５の
ｋの段階のマスク１７ｋを置換する場合、ならびに広く
ないスペーサ１０９を形成する場合には、負の動作抵抗
を有する部品の代わりに、不均等ドープ外因性ベース
（ＬＤＥＢ）を備えた縦形バイポーラトランジスタが得
られると思われる。
【００５３】負の動作抵抗を有する部品の製造方法で
は、スペーサ９または１０９を形成し、オーバードープ
領域１０ｅの注入を行ったあと、これらのスペーサを除
去して突出領域２０６の側面縁部に垂直側面部２０９ａ
を含む厚さ１０５Ａの薄い絶縁部２０９（図８）を形成
することができ、この垂直側面部２０９ａは負の動作抵
抗を有する部品の空乏可能部分Ｚを形成する薄い部分の
上の基板の上面で水平部分２０９ｂによりほぼ直角に延
びている。メタライズ層の形成の最終段階で突出領域２
０６の活性半導体領域に接して配置されたメタライズ層
は、絶縁層の部分２０９ｂの上に配置された金属部分を
組み入れる。
は、スペーサ９または１０９を形成し、オーバードープ
領域１０ｅの注入を行ったあと、これらのスペーサを除
去して突出領域２０６の側面縁部に垂直側面部２０９ａ
を含む厚さ１０５Ａの薄い絶縁部２０９（図８）を形成
することができ、この垂直側面部２０９ａは負の動作抵
抗を有する部品の空乏可能部分Ｚを形成する薄い部分の
上の基板の上面で水平部分２０９ｂによりほぼ直角に延
びている。メタライズ層の形成の最終段階で突出領域２
０６の活性半導体領域に接して配置されたメタライズ層
は、絶縁層の部分２０９ｂの上に配置された金属部分を
組み入れる。
【００５４】図９に示した負の動作抵抗を有する部品の
実施例は、従って製造の終了時に得られる。この図で
は、図１に示したものと同様の部分、または同様の機能
を備えた部分は、図１のものに２００を加えた参照番号
で表示してある。この２つの図における唯一の相違は次
のようなものである。
実施例は、従って製造の終了時に得られる。この図で
は、図１に示したものと同様の部分、または同様の機能
を備えた部分は、図１のものに２００を加えた参照番号
で表示してある。この２つの図における唯一の相違は次
のようなものである。
【００５５】金属部分２１３ｂ／絶縁層２０９ｂ／半導
体部分２１０ｂ／ウエル２０２のスタック（堆積層）
が、絶縁ゲート電界効果トランジスタを形成し、その薄
い半導体部２１０ｂがチャネル領域を形成している。こ
の変形例では、領域２０７と２０８はこの場合「コレク
タ」領域を形成しているが、領域２０４と２０２はそれ
ぞれ「外因性エミッタ」と「真性エミッタ」領域を形成
し、領域２１０が「ベース」領域を形成している。
体部分２１０ｂ／ウエル２０２のスタック（堆積層）
が、絶縁ゲート電界効果トランジスタを形成し、その薄
い半導体部２１０ｂがチャネル領域を形成している。こ
の変形例では、領域２０７と２０８はこの場合「コレク
タ」領域を形成しているが、領域２０４と２０２はそれ
ぞれ「外因性エミッタ」と「真性エミッタ」領域を形成
し、領域２１０が「ベース」領域を形成している。
【００５６】この部分の使用中、第一活性領域／第二活
性領域（エミッタ／ベース）接合に順方向バイアスを加
えるために、選ばれた固定電圧をメタライズ層２１５と
２１４に加える。（メタライズ層２１５は、たとえば接
地し、メタライズ層２１４はこの場合には０．５Ｖの正
電圧に接続してある。） 一方、形成された電界効果ト
ランジスタのチャネルを空乏とするための適当なバイア
ス電圧（この場合は、０Ｖから数Ｖへと上昇）を、第三
活性領域（コレクタ）のメタライズ層に加え、こうして
負の動作抵抗の構成が常にコレクタの電流／電圧ペアか
ら得られる。
性領域（エミッタ／ベース）接合に順方向バイアスを加
えるために、選ばれた固定電圧をメタライズ層２１５と
２１４に加える。（メタライズ層２１５は、たとえば接
地し、メタライズ層２１４はこの場合には０．５Ｖの正
電圧に接続してある。） 一方、形成された電界効果ト
ランジスタのチャネルを空乏とするための適当なバイア
ス電圧（この場合は、０Ｖから数Ｖへと上昇）を、第三
活性領域（コレクタ）のメタライズ層に加え、こうして
負の動作抵抗の構成が常にコレクタの電流／電圧ペアか
ら得られる。
【００５７】上に述べた各実施例（図１、２、９）で
は、個別の空乏手段（接合の電界効果、絶縁ゲート電界
効果トランジスタの電界効果）を用いている。しかし接
合の電界効果と絶縁ゲート電界効果トランジスタの電界
効果を同時に用いた空乏手段を使用することも考えられ
る。この目的のため、絶縁層２０９ｂ上の金属部分を、
第三活性領域のメタライズ層２１３から独立とすること
ができる。この場合、この第三活性領域が「エミッタ」
領域を形成するが、第二活性領域が依然として「ベー
ス」領域を形成し、第一活性領域が「コレクタ」領域を
形成する。電界効果トランジスタ（そのチャネルが空乏
可能部分を形成している）のゲートを形成する金属部分
に適切な方法でバイアスを加える。さらに、コレクタ領
域に選ばれた上昇するバイアス電圧を加えることによっ
て、一方で電界効果トランジスタによって、もう一方で
コレクタ／ベース接合によって２つの電界効果が生じ、
これらがいっしょになって空乏可能部分の空乏化に貢献
する。こうして、数Ｖの同じコレクタ電圧でさらに迅速
に空乏化することができ、あるいは空乏可能部分の寸法
上の要求（厚さと長さ）、またはドーパント濃度をそれ
ほど強要されずにこのような空乏化を行うことができ
る。
は、個別の空乏手段（接合の電界効果、絶縁ゲート電界
効果トランジスタの電界効果）を用いている。しかし接
合の電界効果と絶縁ゲート電界効果トランジスタの電界
効果を同時に用いた空乏手段を使用することも考えられ
る。この目的のため、絶縁層２０９ｂ上の金属部分を、
第三活性領域のメタライズ層２１３から独立とすること
ができる。この場合、この第三活性領域が「エミッタ」
領域を形成するが、第二活性領域が依然として「ベー
ス」領域を形成し、第一活性領域が「コレクタ」領域を
形成する。電界効果トランジスタ（そのチャネルが空乏
可能部分を形成している）のゲートを形成する金属部分
に適切な方法でバイアスを加える。さらに、コレクタ領
域に選ばれた上昇するバイアス電圧を加えることによっ
て、一方で電界効果トランジスタによって、もう一方で
コレクタ／ベース接合によって２つの電界効果が生じ、
これらがいっしょになって空乏可能部分の空乏化に貢献
する。こうして、数Ｖの同じコレクタ電圧でさらに迅速
に空乏化することができ、あるいは空乏可能部分の寸法
上の要求（厚さと長さ）、またはドーパント濃度をそれ
ほど強要されずにこのような空乏化を行うことができ
る。
【００５８】上記ではシリコンにもとづいて説明した
が、本発明による部品は、その他の半導体物質に基づい
て形成することができる。さらに上記のすべての実施例
では、メタライズ層をｎ++またはｐ++オーバードープ領
域に形成した。使用される半導体物質がシリコンである
場合にこれが好ましいことは技術精通者が知っている。
しかしメタライズ層と充分な接触が直接得られるような
半導体物質を用いるときは、これらの領域のオーバード
ーピングによって拘束されない。このような物質はＩＩ
Ｉ‐Ｖ物質の中に存在する。すなわち、元素の周期律表
の第３列の元素と第５列の元素を同量に含む物質であ
る。
が、本発明による部品は、その他の半導体物質に基づい
て形成することができる。さらに上記のすべての実施例
では、メタライズ層をｎ++またはｐ++オーバードープ領
域に形成した。使用される半導体物質がシリコンである
場合にこれが好ましいことは技術精通者が知っている。
しかしメタライズ層と充分な接触が直接得られるような
半導体物質を用いるときは、これらの領域のオーバード
ーピングによって拘束されない。このような物質はＩＩ
Ｉ‐Ｖ物質の中に存在する。すなわち、元素の周期律表
の第３列の元素と第５列の元素を同量に含む物質であ
る。
【００５９】本発明のすべての利点は上記の実施例に見
られるが、用途によっては、空乏可能部分の下のオーバ
ードープ部分を基板の第一活性領域内に形成すると有利
であることがわかっている。この変形例は上記のすべて
の実施例と両立するが、図２ではオーバードープ部分だ
けが示されており、ＯＤＰとして表わされている。
られるが、用途によっては、空乏可能部分の下のオーバ
ードープ部分を基板の第一活性領域内に形成すると有利
であることがわかっている。この変形例は上記のすべて
の実施例と両立するが、図２ではオーバードープ部分だ
けが示されており、ＯＤＰとして表わされている。
【００６０】空乏可能部分の上にこのようなオーバード
ープ部分が存在するために、オーバーエッチングＯＥの
深さを浅くすることによって、場合によってはこのオー
バーエッチングをなくすことによって、接合の深さを浅
くして薄い空乏可能領域を得ることができ、また接合の
基板部分の濃度を増し、空乏可能部分の空乏化を容易に
することができる。
ープ部分が存在するために、オーバーエッチングＯＥの
深さを浅くすることによって、場合によってはこのオー
バーエッチングをなくすことによって、接合の深さを浅
くして薄い空乏可能領域を得ることができ、また接合の
基板部分の濃度を増し、空乏可能部分の空乏化を容易に
することができる。
【００６１】さらに、オーバーエッチングの減少、すな
わち空乏可能部分の厚さＥの増加によって、空乏可能部
分Ｚと第二活性領域１１０の第一部分１１０ａの間の境
界に形成されたコーナーの部分での電流漏れを制限する
ことができる。
わち空乏可能部分の厚さＥの増加によって、空乏可能部
分Ｚと第二活性領域１１０の第一部分１１０ａの間の境
界に形成されたコーナーの部分での電流漏れを制限する
ことができる。
【００６２】一般に薄い部分Ｚの下でのこのオーバード
ープ基板部分ＯＤＰの形成は、基板と同じタイプの導電
性を有するドーパントを薄い部分の下にある基板の部分
に深部注入することによって行われる。基板がｎ型であ
る場合には砒素の深部注入を第二ｐ型活性領域１１０を
通って基板に達するような用量とエネルギーで行い、こ
れをこの部分の導電性のタイプを変えずに行う。たとえ
ば砒素の注入を、注入表面のｃｍ2 あたり２×１０12の
用量で、また１０17ｃｍ-3のピークで、５００ｋｅＶの
エネルギーで行う。
ープ基板部分ＯＤＰの形成は、基板と同じタイプの導電
性を有するドーパントを薄い部分の下にある基板の部分
に深部注入することによって行われる。基板がｎ型であ
る場合には砒素の深部注入を第二ｐ型活性領域１１０を
通って基板に達するような用量とエネルギーで行い、こ
れをこの部分の導電性のタイプを変えずに行う。たとえ
ば砒素の注入を、注入表面のｃｍ2 あたり２×１０12の
用量で、また１０17ｃｍ-3のピークで、５００ｋｅＶの
エネルギーで行う。
【００６３】このようにして、このようなドーパントの
深部注入を行わない実施例に比べて、オーバーエッチン
グＯＥを約２０％減少させることができる。このドーパ
ントの深部注入は、上記の製造方法に完全に組入れられ
ている。広いスペーサーを用いる場合には、砒素の注入
は、第一絶縁側面領域１０９（図５のｍ）を形成したあ
と、広い絶縁側面領域９（図６のｎ〜図６のｐ）を形成
する前に行う。
深部注入を行わない実施例に比べて、オーバーエッチン
グＯＥを約２０％減少させることができる。このドーパ
ントの深部注入は、上記の製造方法に完全に組入れられ
ている。広いスペーサーを用いる場合には、砒素の注入
は、第一絶縁側面領域１０９（図５のｍ）を形成したあ
と、広い絶縁側面領域９（図６のｎ〜図６のｐ）を形成
する前に行う。
【００６４】空乏可能部分の幅Ｌよりも広い幅のスペー
サ１０９を用いる場合には、砒素の注入は図７のｓに示
したマスク１７ｓを配置する前に行うと有利である。こ
のような２つの砒素深部注入方法によって、空乏可能部
分の下にある基板のオーバードープ部分が空乏可能部分
と第二活性領域１１０の第一部分１１０ａの間の境界か
らいくらかの距離だけ延びており、これによってスペー
サのコーナーからいくらかの距離にわたって空乏可能部
分の空乏化を集中する効果が得られ、電流漏れが制限さ
れることは技術精通者には明らかである。もちろん、基
板がｐ型の場合には砒素の深部注入を、たとえばボロン
（硼素）の深部注入によって置き換えることが必要であ
る。
サ１０９を用いる場合には、砒素の注入は図７のｓに示
したマスク１７ｓを配置する前に行うと有利である。こ
のような２つの砒素深部注入方法によって、空乏可能部
分の下にある基板のオーバードープ部分が空乏可能部分
と第二活性領域１１０の第一部分１１０ａの間の境界か
らいくらかの距離だけ延びており、これによってスペー
サのコーナーからいくらかの距離にわたって空乏可能部
分の空乏化を集中する効果が得られ、電流漏れが制限さ
れることは技術精通者には明らかである。もちろん、基
板がｐ型の場合には砒素の深部注入を、たとえばボロン
（硼素）の深部注入によって置き換えることが必要であ
る。
【図１】本発明による電子部品の第一の実施例の図であ
る。
る。
【図２】本発明による部品の第二の実施例の部分図であ
る。
る。
【図３】本発明による製造方法の各段階の一部を示す図
である。
である。
【図４】本発明による製造方法の各段階の一部を示す図
である。
である。
【図５】本発明による製造方法の各段階の一部を示す図
である。
である。
【図６】本発明による製造方法の各段階の一部を示す図
である。
である。
【図７】本発明による製造方法の各段階の一部を示す図
である。
である。
【図８】上記の製造方法の一つの変形例を示す図であ
る。
る。
【図９】本発明による電子部品のもう一つの実施例の図
である。
である。
１ 部品 ２，４ 第一活性領域（第一半導体部分） ３ 半導体基板 ５ 上面 ６ 突出領域 ７，８ 第三活性領域 ９ 絶縁側面領域（スペーサ） １０ 第二活性領域（第一半導体層） １０ａ 第二活性領域の第一部分 １０ｂ 第二活性領域の第二部分 １１ 空乏化手段１１；２１３ｂ，２０９ｂ，２１１ １３，１４，１５ メタライズ層 Ｅ 厚さ Ｌ 長さ Ｚ 空乏可能部分
Claims (29)
- 【請求項１】 負の動作抵抗の構成を示すことのできる
半導体電子部品であって、半導体基板（３）の中に、第
一のタイプの導電性（ｎ、ｎ++）を有する第一活性領域
（２、４）と、第一のタイプとは反対の第二のタイプの
導電性（ｐ、ｐ++）を有する第二活性領域（１０）とを
含み、この第二活性領域は第一活性領域（２）と基板の
上面（５）の間に配置され、基板の上面には第一のタイ
プの導電性（ｎ、ｎ++）を有し、第二活性領域の第一部
分（10ａ）上に載った第三活性領域（７、８）を含む突
出領域（６）があり、３つの活性領域（４、１０ｅ、
７）にそれぞれ接してメタライズ層（１３、１４、１
５）が配置され、第二活性領域が、第二活性領域の第一
部分（１０ａ）の外側に、また第一活性領域（２）と基
板の上面（５）の間に延びる空乏可能な半導体部分
（Ｚ）を含み、それがさらに、この空乏可能領域（Ｚ）
のすぐそばにあり、選ばれたバイアス電圧の作用のもと
に前記空乏可能部分を空乏化するに適した空乏手段（１
１；２１３ｂ、２０９ｂ、２１１）を含むことを特徴と
する、半導体電子部品。 - 【請求項２】 空乏可能部分（Ｚ）が第二活性領域（１
０）の第一部分（１０ａ）に比べて薄くした第二活性領
域（１０）の第二部分（１０ｂ）によって形成されるこ
とを特徴とする、請求項１に記載の部品。 - 【請求項３】 第二活性領域の第一部分（１０ａ）に実
質的に等しい（ｐ）ドーパント濃度を有し、厚さ（Ｅ）
が下限厚さと上限厚さの間にあり、この両方がドーパン
ト濃度に関連しているような第二活性領域（１０）の第
二部分（１０ｂ）によって空乏可能部分（Ｚ）が形成さ
れていることを特徴とする、請求項１または２に記載の
部品。 - 【請求項４】 ドーパント濃度が約１０17ｃｍ-3であ
り、空乏可能部分（Ｚ）の厚さ（Ｅ）が約０．１５μｍ
であることを特徴とする、請求項３に記載の部品。 - 【請求項５】 第一活性領域（１０２）が空乏可能な基
板部分（Ｚ）の下にオーバドープ基板部分（ＯＤＰ）を
含むことを特徴とする、請求項１または３に記載の部
品。 - 【請求項６】 空乏可能部分の下のオーバードープ部分
（ＯＤＰ）が空乏可能部分（Ｚ）と第二活性領域（１１
０）の第一部分（１１０ａ）の間の境界からいくらかの
距離だけ延びていることを特徴とする、請求項５に記載
の部品。 - 【請求項７】 空乏可能部分を形成する第二活性領域の
第二部分（１０ｂ）の長さが、少なくとも所定の下限長
さに等しいことを特徴とする、請求項２から６までのい
ずれかに記載の部品。 - 【請求項８】 下限長さが少なくとも０．３μｍに等し
く、さらに好ましくは少なくとも０．５μｍに等しいこ
とを特徴とする、請求項７に記載の部品。 - 【請求項９】 突出領域（１０６）が、第三活性領域
（１０７）のそれぞれの側に絶縁領域（１０９）を含
み、部分的に空乏可能部分（Ｚ）上に載っていることを
特徴とする、請求項１から８までのいずれかに記載の部
品。 - 【請求項１０】 突出領域（６、２０６）が、第三活性
領域（７；２０７）のそれぞれの側に絶縁領域（９；２
０９）を含み、空乏可能部分（Ｚ）全体の上に載ってい
ることを特徴とする、請求項１から８までのいずれかに
記載の部品。 - 【請求項１１】 絶縁領域が２つの異なる絶縁材料（１
０９、４２）を含むことを特徴とする、請求項１０に記
載の部品。 - 【請求項１２】 空乏手段が、第一活性領域（２）と、
空乏可能部分を形成する第二部分（１０ｂ）の間に接合
（ジャンクション）を含むことを特徴とする、請求項１
から１１までのいずれかに記載の部品。 - 【請求項１３】 空乏可能部分（Ｚ）上の基板の上面に
配置された絶縁層（２０９ｂ）上に載っている金属部分
（２１３ｂ）を含み、金属部分／絶縁層／空乏可能部分
／第一活性領域のスタック（堆積層）が、絶縁ゲート電
界効果トランジスタを形成し、その金属部分がゲート
を、そのチャネル領域が空乏可能部分を形成することを
特徴とする、請求項１から１２までのいずれかに記載の
部品。 - 【請求項１４】 空乏手段が、絶縁ゲート電界効果トラ
ンジスタを含むことを特徴とする、請求項１３に記載の
部品。 - 【請求項１５】 各絶縁領域が、第三活性領域の側面縁
部にあって、絶縁ゲート電界効果トランジスタの前記絶
縁層を形成する部分（２０９ｂ）によってほぼ直角に延
びている部分（２０９ａ）を含み、第三活性領域（２０
７）に接して配置されたメタライズ層が前記金属部分
（２１３ｂ）を組み入れていることを特徴とする、請求
項１０と１４に記載の部品。 - 【請求項１６】 第三活性領域／第二活性領域接合に順
方向バイアスを加えるために、選ばれた固定電圧を第二
および第三活性領域のメタライズ層に加え、空乏可能部
分を空乏とするために第一活性領域／第二活性領域接合
に逆方向バイアスを加えるに適した可変バイアス電圧を
第一活性領域のメタライズ層に加え、第一活性領域で得
た電流／電圧関係から負の動作抵抗を得ることを特徴と
する、請求項１から１４のいずれかに記載の部品の使
用。 - 【請求項１７】 第一活性領域／第二活性領域接合に順
方向バイアスを加えるために第一および第二活性領域の
メタライズ層に、選ばれた固定電圧を加え、絶縁ゲート
電界効果トランジスタのチャネルを空乏とするに適した
バイアス電圧を第三活性領域のメタライズ層に加え、第
三活性領域で得た電流／電圧関係から負の動作抵抗を得
ることを特徴とする、請求項１５に記載の部品の使用。 - 【請求項１８】 バイアス電圧の値が数Ｖかそれ以下で
あることを特徴とする、請求項１６または１７に記載の
部品の使用。 - 【請求項１９】 負の動作抵抗の構成を示すことのでき
る半導体電子部品の製造方法であって、 ａ） 第一のタイプの導電性を有する第一半導体部分
（２）の上面の下に、半導体基板（３）内に組み入れ
て、第一のものとは反対の第二のタイプの導電性を有す
る第一半導体層（１０）を注入（２３）する段階と、 ｂ） 半導体物質の第二層（２５）を基板の上面に形成
し、第一のタイプの導電性を与えるために第二層内にド
ーパントの選択的注入を行う段階と、 ｃ） 基板上に突出した半導体部分を形成するために第
二ドープ層をエッチングし、前記第一層内に、このよう
にして形成された半導体ブロックの突出部分のそれぞれ
の側に、突出半導体部分の下にある第一半導体層の部分
とドーパント濃度がほぼ同じで、厚さ（Ｅ）が下限厚さ
と上限厚さの間であり、この下限および上限厚さが前記
ドーパント濃度に関連するような薄い部分を形成するた
めに、第一層のオーバーエッチング（ＯＥ）を行う段階
と、 ｄ） 第一半導体部分、第一導電性部分および半導体突
出部分上に接触箇所を定める段階と、 ｅ） この接触箇所にメタライズ層を形成する段階 とによって構成されることを特徴とする、半導体電子部
品の製造方法。 - 【請求項２０】 段階ｄ）において、基板と突出部分に
第一絶縁層を形成し、突出部分のそれぞれの側に、第一
半導体層の薄い部分に少なくとも部分的に載る絶縁側面
領域を形成するよう、この第一絶縁層のエッチングを行
い、絶縁側面領域のそれぞれの側で薄い部分の外側で第
一層のオーバードーピングを行って、オーバードープ部
分を形成し、このオーバードープ部分で、対応する接触
箇所を定め、半導体突出部分の下にある第一半導体層の
部分からこのオーバードープ部分を分離し、薄い部分の
長さを定めることを特徴とする、請求項１９に記載の方
法。 - 【請求項２１】 絶縁側面領域（９）をエッチングし
て、薄い部分の長さを定め、基板上にあるそのベースで
の厚さが前記長さにほぼ等しくなるようにし、このよう
にして形成された半導体ブロック上で絶縁側面領域をマ
スクとして第一層のオーバードーピングを行うことを特
徴とする、請求項２０に記載の方法。 - 【請求項２２】 絶縁側面領域（９）のエッチングが、
前記薄い部分上に部分的に載っている第一絶縁側面領域
（１０９）を形成するための、前記第一絶縁層のエッチ
ングを含み、このようにして形成された半導体ブロック
の上面に薄い絶縁層（４０）が形成され、次に薄い絶縁
層（４０）と第一側面領域（１０９）を形成するものと
は異なる絶縁材料でできた追加絶縁層（４１）を形成
し、そのあと、第一のものを覆う第二絶縁領域（４２）
を形成するためにこの追加絶縁層、第一および第二絶縁
側面領域（１０９、４２）ならびに両者の間にある薄い
絶縁層（４０）とエッチングし、次に絶縁側面領域
（９）の外側にある薄い層（４０）の部分を除去するこ
とを特徴とする、請求項２１に記載の方法。 - 【請求項２３】 絶縁側面領域（１０９）をエッチング
して、基板上にあるそのベースでの厚さが薄い部分の長
さより小さくなるようにし、薄い部分について望まれる
長さと、絶縁側面領域の厚さの差に等しい距離だけ絶縁
側面領域を越えて両側に延びるマスクを、このようにし
て形成された半導体ブロック上に形成し、前記各領域を
越えて延びるマスクを備えた半導体ブロック上で第一半
導体層のオーバードーピングを行うことを特徴とする、
請求項２０に記載の方法。 - 【請求項２４】 薄い部分（Ｚ）の下にオーバードープ
基板部分（ＯＤＰ）を形成するために、薄い部分の下に
ある基板の部分に、基板と同じタイプの導電性を有する
ドーパントの深部注入を行うことを特徴とする、請求項
１９から２３のいずれかに記載の方法。 - 【請求項２５】 第一絶縁側面領域（１０９）を形成し
たあと、絶縁側面領域（９）を形成する前に、ドーパン
トの前記深部注入を行うことを特徴とする、請求項２２
と２３のいずれかに記載の方法。 - 【請求項２６】 絶縁側面領域（１０９）をエッチング
する前に前記深部注入を行うことを特徴とする、請求項
２３と２４のいずれかに記載の方法。 - 【請求項２７】 絶縁側面領域を除去し、半導体突出部
分の側面縁部にある部分（２０９ａ）と、側面部分（２
０９ａ）を直角に延長し、第一半導体層の薄い部分上に
載る部分（２０９ｂ）を含むもう一つの絶縁層を形成
し、段階ｅ）において、半導体突出部分上のメタライズ
層が、薄い部分上にある絶縁層の部分（２０９）上に載
っている金属部分によって延長されることを特徴とす
る、請求項２０から２６のいずれかに記載の方法。 - 【請求項２８】 基板が第一半導体部分と並んで絶縁ゲ
ート電界効果トランジスタが同時に形成されるようなも
う一つの半導体部分（１９）を組入れ、前記トランジス
タの活性ドレインおよびソース領域が第二のタイプの導
電性を有し、選ばれたドーパントが２回の連続注入で注
入され、段階ｃ）において、絶縁ゲート電界効果トラン
ジスタのドレイン・ソース部分の第一回注入を行う前に
半導体層の上面がマスク（１７ｋ）で覆われることを特
徴とする、請求項１９から２７のいずれかに記載の方
法。 - 【請求項２９】 絶縁側面領域の幅が、絶縁ゲート電界
効果トランジスタの絶縁側面領域の幅にほぼ等しいこと
を特徴とする、請求項２８に記載の方法。
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