JP3746306B2 - 負の動作抵抗の可能な半導体電子部品及びその使用方法 - Google Patents
負の動作抵抗の可能な半導体電子部品及びその使用方法 Download PDFInfo
- Publication number
- JP3746306B2 JP3746306B2 JP01217894A JP1217894A JP3746306B2 JP 3746306 B2 JP3746306 B2 JP 3746306B2 JP 01217894 A JP01217894 A JP 01217894A JP 1217894 A JP1217894 A JP 1217894A JP 3746306 B2 JP3746306 B2 JP 3746306B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- active region
- electronic component
- semiconductor
- depletable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 108
- 238000000034 method Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 57
- 230000005669 field effect Effects 0.000 claims description 30
- 239000002019 doping agent Substances 0.000 claims description 25
- 238000001465 metallisation Methods 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 230000001747 exhibiting effect Effects 0.000 claims description 5
- 230000002441 reversible effect Effects 0.000 claims description 5
- 230000009471 action Effects 0.000 claims description 4
- 230000000779 depleting effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 230000000284 resting effect Effects 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 description 31
- 238000002513 implantation Methods 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、負の動作抵抗の構成を示すことのできる半導体電子部品及びその使用方法に関するものである。
【０００２】
【従来の技術】
このような部品によって、とくに小型のスタティックメモリポイント、ならびに動作点を自動的に調整し、あるいは安定させるための信号発生器または回路を製造することが可能になる。このようなすべての機能は、とくに電気通信システムのための集積回路に用いられる。
負の動作抵抗（すなわち電圧が上昇するときに電流が低下するような電流／電圧構成）を示すことのできる電子部品は、とくに英国特許Ｎｏ．１，３９７，７８９により知られている。しかし、この部品は個別（ディスクリート）素子から製造され、従って集積構造のものではない。
【０００３】
【発明が解決しようとする課題】
米国特許Ｎｏ．４，０３２，９６１は、負の動作抵抗を示すことのできる集積構造を開示している。しかし、このような構造ではエミッタ接点が基板上にあり、そのため（同じシリコンチップに、ｎ-チャネルおよびｐ-チャネル絶縁ゲートトランジスタ（ＣＭＯＳトランジスタ）に、たとえば、ｎｐｎバイポーラトランジスタを接続して組合せる）ＣＭＯＳ／ＢｉＣＭＯＳ製造技術には適合しない。これは、基板が、同時に製造されたすべてのトランジスタのための共通のエミッタとして機能するため、トランジスタがもはや互いに絶縁されないからである。負の動作抵抗を示すことができ、またＣＭＯＳ／ＢｉＣＭＯＳ製造技術と両立できるような集積構造は現在知られていない。
本発明は、この問題を解決することを目的とする。
【０００４】
【課題を解決するための手段】
従って、本発明は、まず第一に負の動作抵抗の構成を示すことのできる半導体電子部品を提供する。この半導体電子部品は、半導体基板と、前記半導体基板の中に第一のタイプの導電性（例えばｎ型）を有する第一活性領域と、前記第一のタイプの導電性を有する第三活性領域を含み、前記半導体基板の上面に位置する突出領域と、前記第一のタイプの導電性と反対の第二のタイプの導電性（例えばｐ型）を有し、前記第一活性領域と前記半導体基板の上面の間に配置され、前記第三活性領域の下に位置する第一部分と、オーバードープされた領域からなる部分と、前記第一活性領域と前記半導体基板の上面との間に前記第一部分から延びる空乏可能領域とからなる第二活性領域と、前記第一活性領域、前記オーバードープされた領域上の前記第二活性領域、前記第三活性領域のそれぞれに接する第一、第二、第三のメタライズ層と、選ばれたバイアス電圧の作用のもとに、前記第一活性領域と前記第二活性領域との間の接合からなり、前記第一のメタライズ層に前記バイアス電圧が加えられることにより前記空乏可能領域を空乏化する空乏手段とを、有する。
【０００５】
構造的にはほとんど縦形バイポーラトランジスタに似ているが、前記バイアス電圧が加えられた場合バイポーラトランジスタとして作動しない半導体電子部品を提供することによって起こる問題を本発明が解決できることに注目すべきである。
【０００６】
しかし、バイポーラトランジスタの構造を特徴付ける用語を用いる場合、第一活性領域は類推によって「エミッタ」または「コレクタ」と呼ぶこともできるが、第二活性領域を「ベース」と呼び、第三活性領域を「コレクタ」または「エミッタ」と呼ぶこともできる。
【０００７】
一つの実施例では、空乏可能部分は第二活性領域の第一部分（この第一部分は、突出部にある第三活性領域の下にある）と実質的に同じドーパント濃度を有する第二活性領域の第二部分によって形成され、厚さは下限厚さと上限厚さの間にあり、この下限および上限厚さはドーパント濃度に関連している。
【０００８】
ドーパント濃度を１０17ｃｍ-3に選ぶと、空乏可能部分の厚さを約０．１５μｍの値に調節することができる。
さらに、空乏可能部分を形成する第二活性領域の第二部分の長さが、少なくとも約０．３μｍ、さらに好ましくは少なくとも０．５μｍに等しいような長さ限度に等しくなるようにすると、とくに有利である。
また、とくに電流の漏れを制限するためには、半導体部品の突起部分がその側面縁部に、部分的または全体が空乏可能部分上にある絶縁側方部分を含むことが好ましい。
【０００９】
本発明の一つの実施例によれば、部品は半導体基板の上面の前記空乏可能領域上に配置された絶縁層上に載っている金属部分を含み、前記金属部分／前記絶縁層／前記空乏可能領域／前記第一活性領域のスタック（堆積層）が、絶縁ゲート電界効果トランジスタを形成し、前記金属部分がゲートを形成し、チャネル領域が前記空乏可能領域を形成する。
【００１０】
空乏手段は、第一活性領域（「コレクタ」）と、空乏可能部分を形成する第二部分（「真性ベース」）の間に接合（ジャンクション）を含んでもよい。また絶縁ゲート電界効果トランジスタのゲートを含むこともできる。
【００１１】
空乏手段として絶縁ゲート電界効果トランジスタを含むこの部品の実施例では前記突出領域は、前記空乏可能領域の上にある前記第三活性領域の側面縁部に絶縁領域を有し、前記絶縁領域は前記第三活性領域の端に位置する第１ポーションを含み、前記第１ポーションは前記絶縁層を形成する第２ポーションに対して直角に延びた構成であり、前記第三のメタライズ層が前記金属部分に組み込まれている。
【００１２】
本発明による部品を使用するとき、バイポーラトランジスタのコレクタと考えられる活性領域でとられた電流／電圧関係から、負の動作抵抗が得られる。これを得るために「エミッタ／ベース」接合に順方向バイアスを加えるよう「ベース」および「エミッタ」領域に、選ばれた固定電圧を加えるが、空乏可能部分を空乏とするためか、または絶縁ゲート電界効果トランジスタのチャネルを空乏とするために、「コレクタ／ベース」接合に逆方向バイアスを加えるよう適当なバイアス電圧を「コレクタ」電圧として加える。
【００１３】
また、負の動作抵抗の構成を示すことのできる半導体電気部品の製造方法は次の各段階により構成される。すなわち、
ａ） 第一のタイプの導電性（例えばｎ型）を有する第一半導体部分の上面の下に、半導体基板内に組込んで、第一のものと反対の第二のタイプ（例えばｐ型）の導電性を有する第一半導体層を注入する段階と、
ｂ） 半導体物質の第二層を基板（または第一半導体層）の上面に形成し、第一のタイプ（例えばｎ型）の導電性をもたせるためにこの第二層内にドーパントを選択的に注入する段階と、
ｃ） 基板上に突出している半導体部分を形成するため、この第二ドープ層をエッチングし、この第一層内に形成するためこの第一層をオーバーエッチングし、このようにして形成された半導体ブロックの突出部分のそれぞれの側に、突出する半導体部分の下に配置された第一層の部分と同じドーパント半導体を有する薄い部分と前記ドーパント濃度に関連した下限厚さと上限厚さの間にある厚い部分を形成する段階と、
ｄ） 接触箇所を第一半導体部分、第一導電層および半導体突出部分上に定める段階と、
ｅ） メタライズ層を前記接触箇所に形成する段階とによって形成される。
この方法を実施する一つのやり方によれば、段階ｄ）で、第一絶縁層を基板と突出部に形成し、第一半導体層の薄い部分上に少なくとも部分的に配置される突出部絶縁側面領域の各側面に形成するためにこの第一絶縁層をエッチングし、対応する接触箇所の位置を定めるオーバードープ部分を形成するために絶縁側面領域の各側と薄い部分の外側で、第一層のオーバードーピングを行い、半導体突出部の下にあるこのオーバードープ部分と第一半導体層の距離が、薄い部分の長さを定める。
【００１４】
薄い部分のこの長さは、そのベースを基板上に置き、厚さをその長さに等しくして絶縁側面領域をエッチングすることによって定めることができる。この場合、このようにして形成された半導体ブロック上に第一半導体層のオーバードーピングを行い、絶縁側面領域はマスクとして機能する。この絶縁側面領域のエッチングを行うために、部分的に前記薄い部分上にのった第一絶縁側面領域を形成するよう、前記第一絶縁層をエッチングすると有利であり、この第一側面領域は、たとえば、二酸化珪素で形成される。次にたとえばこれも二酸化珪素の薄い絶縁層を、このようにして形成された半導体ブロックの上面に形成し、次に薄い絶縁層および第一絶縁側面領域の形成するものとは異なった絶縁物質、たとえば、窒化シリコンでできた追加絶縁層を形成し、次に、第一のものを覆う第二絶縁側面領域を形成するようこの追加絶縁層のエッチングを行う。第一および第二絶縁側面領域、ならびにその間にある薄い絶縁層は薄い部分の長さにほぼ等しい厚さの前記絶縁側面領域を形成する。次に絶縁側面領域の外側にある薄い絶縁層の部分を除去する。
【００１５】
一つの変形例としてそのベースの厚さが、薄い部分の所望の長さよりも薄くなるように絶縁側面領域をエッチングすることもできる。薄い部分の所望長さと絶縁側面領域の厚さの差に等しい距離だけそれぞれの側で、絶縁側面領域を越えて延びるマスクを、このように形成された半導体ブロック上に形成し、前記各領域を越えて延びるこのマスクを備えた半導体ブロック上で、この半導体層のオーバードーピングを行う。
【００１６】
そのチャネルを空乏とすることのできる絶縁ゲート電界効果トランジスタを備えた電子部品を得るために、絶縁側面領域を形成し、第一半導体層を局所的にオーバードープしたあと、絶縁側面領域を除去し、ブロックの突出部の側方縁部上の部分とこの側方部をほぼ直角方向に延長する部分を含む別の絶縁層を形成し、また、段階ｅ）で、絶縁層の直角端末部上に延びる金属部分へと延長され突出半導体部分に接してメタライズ処理を行う。
【００１７】
基板が、第一半導体部分とともに、絶縁ゲート電界効果トランジスタが同時に形成される別の半導体部分を組入れる場合には、第二のタイプ（たとえばｐ型）の導電性を有する活性ドレインおよびソース領域が、選んだドーピングの２回の連続注入（ＬＤＤ注入）によって注入され、第一半導体層の上面は、段階ｃ）において、絶縁ゲート電界効果トランジスタのドレインおよびソース部分の最初の注入を行う前にマスクすると有利である。
【００１８】
本発明のその他の利点および特徴は、付属図面に例示した発明の実施例とその実施方法について下記に示した説明を検討すれば明らかとなるが、これらは限定的なものではない。
【００１９】
【実施例】
図１に示すように、部品１は、第一のタイプ（この場合はｎ型〔電子による伝導〕）の導電性を有し、第一のものと反対の第二のタイプ（この場合はｐ型〔正孔による伝導〕）の導電性を有する半導体基板３内に組込まれた半導体部分、すなわちウエル２内に形成される。半導体分野の技術精通者にはＬＯＣＯＳの名称で知られている絶縁領域１２の（図１の）右で、ウエル２はｎ++オーバードープ部４を組込み、その上にメタライズ層１５が配置されている。指示の上では、ｎ++（またはｐ++）型のオーバードーピングは、約１０20ｃｍ-3の電子（または正孔）濃度に等しいが、ｎ-（またはｐ-）ドープ領域では、電子（または正孔）濃度は約１０17ｃｍ-3またはそれ以下である。
【００２０】
絶縁領域１２の左で、部品１は第二のタイプ（この場合はｐ型）の導電性を有し、基板の上面５からｎウエル内に延びる第二領域１０を含んでいる。この第二領域１０には、ｐドープ濃度を有し、側面にｐ++オーバードープ部１０ｅを備えた中央部１０ａがあり、オーバードープ部１０ｅの上には接触メタライズ層１４が配置されている。
【００２１】
突出領域６は、第二領域のｐドープ中央部上で基板（または第二領域１０）の上面５に載っている。この突出領域６は、その中央部に、たとえばポリシリコンででき、第一のタイプの導電性を有し、ｎ++オーバードープされた領域７を含んでいる。オーバードープされたポリシリコンのこの領域７の下には、ｎ+ ドープされたシリコンの層８が配置され、ｐドープされた領域１０の中央部１０ａに載っている。突出領域６はまた領域７と８の両側に、たとえば二酸化珪素ＳｉＯ2 でできた絶縁側面領域９、すなわちスペーサを含んでいる。この突出領域６の上部にはｎ++オーバードープされたシリコンと接して接触メタライズ層１３が設けられている。
【００２２】
スペーサ９の下には、第二領域１０に、ｎ+ シリコンの層８の下に中央部１０ａに対して薄い部分がある。この薄い部分１０ｂは、長さがＬ、厚さがＥである。当然、そのドーパント濃度は中央部１０ａと同じである。下記で述べるようにこの薄い部分１０ｂは、選ばれたバイアス電圧の作用のもとにバイアス可能な空乏手段によって空乏とすることのできる空乏可能部分Ｚを形成している。これらの空乏手段は、この場合にはｎウエルと第二領域１０の間の接合１１によって形成されている。
【００２３】
図１で明らかなように、本発明による電子部品の構造は、そのほとんどが、たとえばＢｉＣＭＯＳ製造技術によって製造された縦形バイポーラトランジスタの従来の構造に類似している。縦形バイポーラトランジスタとの構造上の差異は、この場合、たとえば技術精通者にはＬＤＥＢ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ）として知られている外因性ベースの不均等ドーピングを限定するｐ+ ドープ注入部分の代わりに、選ばれたドーピングと寸法を有する空乏可能部分の存在にある。従って、図１に示した本発明による電子部品では、ウエル２と接触部４によって限定される第一活性領域を、類推によって用語「コレクタ」により呼称してもよい（真性コレクタを限定する実際のｎウエルであり、オーバードープ領域４が外因性コレクタを限定する）。同様に、第二領域１０は、第二活性「ベース」領域であり、その中でオーバードープ領域１０ｅが外因性ベースを限定すると考えてもよい。最後に、領域７と８によって形成される第三活性領域はｎ++オーバードープ領域が外因性エミッタを限定しｎ+ ドープ領域が真性エミッタを限定する「エミッタ」領域のようなものである。
【００２４】
簡単にするため本文の残りの部分ではエミッタ、ベース、コレクタなどの用語を用いるが、上述のようにこれらは本発明による部品については適切ではなく、この部品の作動は以下に詳しく述べるようにバイポーラトランジスタの作動とは関連がない。
【００２５】
図２は、本発明による部品のもう一つの実施例の部分図である。この図では、図１に示したものに類似した、あるいは類似の機能を有する素子には、図１に用いた参照番号に１００を加えた番号を割り当ててある。この両図の唯一の差異は次のようなものである。
【００２６】
図２のこの実施例では、スペーサ１０９の厚さ（すなわち、基板の上面にあるスペーサのベースで、空乏可能領域Ｚの長さＬに平行に測ったスペーサの寸法）は、図２では空乏可能領域の長さＬよりも小さいが、図１ではこの厚さはほぼ長さＬに等しい。言い換えると、図１ではスペーサは部品の空乏可能領域を形成する薄い部分１０ｂ上に全面的に載っているが、図２ではスペーサ９は空乏可能領域Ｚ上に、ただ部分的に載っているだけである。
【００２７】
本発明による部品の使用中、選ばれた固定電圧は一般にエミッタ／ベース接合に順方向バイアスを加えるために、外因性ベースおよびエミッタ領域のメタライズ層に加えられるが、空乏可能領域を空乏とするために外因性コレクタのメタライズ層にはコレクタ／ベース接合に逆方向バイアスを加える可変バイアス電圧が加えられる。そこで負の動作抵抗がコレクタの電流／電圧関係から得られる。
【００２８】
さらに詳しく述べると、薄い部分１０ｂの厚さＥが約０．１５μｍ、ドーパント濃度が約１０17ｃｍ-3、長さＬが約０．５μｍの例では、エミッタを接地し、ベースに約０．５Ｖの固定電圧を加えることによって、約数Ｖの正のコレクタバイアス電圧で、領域Ｚを空乏とすることができることがわかった。コレクタ電圧がゼロのときはコレクタ電流はマイナスである。コレクタ電圧が上昇し始めるとコレクタ電流の絶対値はゼロに達するまで低下し、そのあと絶対値が上昇する。これは、コレクタ／ベース接合が低下するように順方向バイアスを加えられるからである。コレクタ電圧が上昇するにつれて、コレクタ／ベース電位差はプラスとなり、これがコレクタ／ベース接合に逆方向バイアスを加える。その結果、コレクタ電流が上昇するが、これはバイポーラトランジスタの場合のようにコレクタ電圧の関数として安定することはない。その理由はコレクタ電圧が同時に大部分のキャリア（この場合は正孔）をＺ部分から追い出し、接合１１の電界効果によって部分Ｚを徐々に空乏として、ベースのアクセス抵抗を変調させ、結果としてベースへの通電を徐々に遮断するからである。次に、コレクタバイアス電圧の上昇にもかかわらずコレクタ電流は低下し、こうして負の動作抵抗の特性が生じる。ベース内の故障、あるいはコレクタ／ベース接合内のアバランシ現象によって、コレクタ電圧の、高い方の、または低い方の閾値から、コレクタ電流は再び上昇を始める。
【００２９】
このような作動を、構造的にｎｐｎ縦形バイポーラトランジスタに類似した部品構造について説明した。もちろん、ｐｎｐトランジスタに類似した本発明による部品の構造のドーパントの種類をすべて逆にすると、メタライズ層に加えられる電圧の（正負の）符号をすべて逆にすることによって、エミッタ／ベース接合に順方向バイアスが加えられ、コレクタ／ベース接合に逆方向バイアスが加えられる。
【００３０】
図１と図２の実施例では、厚さＥとドーパント濃度は、部分Ｚの空乏可能特性で重要な役割を演じる。実際に、この厚さＥを下限厚さ以上とすることが望ましく、この下限厚さの値は空乏可能領域のドーパント濃度に関連している。この厚さＥが下限厚さよりも小さいときは部分Ｚは空乏とすることができず、反対に、外因性コレクタにバイアス電圧が加えられていないため、それ自体で自然に空乏となる。もちろん、この場合、本発明による部品は作動できず、負の動作抵抗の構成を示さない。
【００３１】
同様に、この空乏可能領域の厚さＥは、ドーパント濃度に関連し、この部分を空乏とするために加えられるバイアス電圧の値にも関連する上限厚さ以下でなくてはならない。実際、この厚さＥがこの上限厚さをこえるときは、高いバイアス電圧を加えても、適正なバイアス電圧を加えて部分Ｚを空乏とすることは難しく、実際に不可能である。
【００３２】
すなわち、ドーパント濃度が約１０17ｃｍ-3であり、低いバイアス電圧、たとえば５Ｖ未満の電圧を用いるときは、下限厚さは約０．１μｍとし、上限厚さは約０．２μｍに調節すると有利である。しかし技術精通者は、これらの数値が指示のためのものであり、試験および／またはシミュレーションにもとづいて、とくにその製造バッチの関数として各製品についてもっと正確に調節されることを理解するであろう。
【００３３】
さらに、空乏可能部分の長さＬはこの部分の空乏可能特性に影響を及ぼすことはないが、コレクタ電流の低下に影響する。実際に、この部分の長さＬが不充分なときは、部分Ｚが完全に空乏となってもかなりのベース電流漏れが起こるかもしれない。従って、この部分の長さを少なくとも下限長さに等しくなるように調節することが有利である。この下限長さは、この場合には、約０．３μｍである。
【００３４】
とくに図１と図２に示された実施例を得るための製造方法を実施する一つのやり方を、図３乃至図７までを参照しながら説明する。
一般に、この製造方法は次の各段階で構成されている。すなわち、
第一のタイプ（たとえばｎ型）の導電性を有し、半導体基板内に組込まれた第一半導体部分の上面の下に、第一のものとは反対の、第二のタイプ（たとえばｐ型）の導電性を有する第一半導体層を注入する段階と、
基板（または第一半導体層）の上面に、半導体物質の第二層を形成し、そのあとこの第二層に第一のタイプの導電性を与えるためにドーパントを選択的に注入する段階と、
基板の上に突出する半導体部分を形成するために、この第二ドープ層をエッチングし、この第一層内に、半導体ブロック上にこのようにして形成された突出部分の両側に、突出半導体部分の下にある第一層の部分と同じドーパント濃度を有し、厚さが下限厚さと上限厚さの間にあり、これらの下限厚さと上限厚さが前記ドーパント濃度と関連があるような薄い部分をオーバーエッチングする段階と、
第一半導体部分、第一半導体層および半導体突出部分上で接触箇所を限定する段階と、
接触箇所にメタライズ層を形成する段階
とによって構成される。
【００３５】
このような製造方法は、以下に述べるようにＢｉＣＭＯＳ製造技術と完全に両立する。
図３のａで、参照記号３はｐドープシリコンの半導体基板を示し、この中でたとえばｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳトランジスタ）およびｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳトランジスタ）が同時に形成され、これらの２個のトランジスタはＣＭＯＳ複合体ならびに本発明による電子部品を形成する。
【００３６】
従って、第一段階は各部品の活性領域の位置を限定し、基板Ｂの上面に窒化物層１６を形成する。
次の段階（図３のｂ）では、ＰＭＯＳトランジスタと、負の動作抵抗を有する部品が形成される部分にマスク１７ｂを配置したあと、イソボロン（等ボロン）注入１８を行う。このイソボロン注入によって、次の段階でｐ基板内に形成される絶縁（ＬＯＣＯＳ）領域の下での反転現象を防止することができる。
【００３７】
図３のｃの段階では、既知の方法によって、二酸化珪素の局所酸化を行って絶縁（ＬＯＣＯＳ）領域１２を形成し、次に窒化物層を除去し、（図で）基板の左側部分にマスク１７ｃを配置したあと、たとえば燐または砒素の注入２０を行って、逆行ウエル２と１９を形成し、その中で本発明による部品とＰＭＯＳトランジスタがそれぞれ作られる。ＮＭＯＳトランジスタは、基板の左側部分で形成される。最後に、注入のあとアニーリングを行う。
【００３８】
図３のｄの段階では、ウエル２と１９の上にマスク１７ｄを配置したあと、２回のボロン注入２１を行って、ＮＭＯＳトランジスタの閾値を調節し「破壊」として知られている現象からそれを保護する。段階３ｅでは、同様に、ウエル２とＮＭＯＳトランジスタの部分の上にマスクを配置したあとボロン注入２２を行ってＰＭＯＳトランジスタの閾値を調節する。
【００３９】
これらの各段階の間に、負の抵抗を有する部品の領域を含めて基板の上面に酸化物の薄い層を形成し、これが電界効果トランジスタのゲート酸化物を構成するものとなる。
【００４０】
次に、ウエル２上のこの絶縁薄層を除去し電界効果トランジスタの各部分を覆うマスク１７ｆを設けた半導体ブロック上で（たとえばボロンの）注入２３を行う。このようにして負の動作抵抗を有する部品のベース領域１０が形成される。
【００４１】
次に、基板の上面にポリシリコンの層２５を形成し（図４のｇ）、そのあとその上にｎ++型ドーピングを与えるために、たとえば砒素の注入２４を行う。迅速なアニーリングを行ったあと、このドープポリシリコン層をエッチングして、ＰＭＯＳおよびＮＭＯＳトランジスタと、負の動作抵抗を有する部品の「エミッタ」領域をそれぞれ限定する。ＮＭＯＳおよびＰＭＯＳトランジスタについては基板が酸化物の薄い層で絶縁されているので、ゲート領域の形成はドープポリシリコン層のエッチングだけを含む。一方、負の動作抵抗を有する部品では、図４のｉに示すように基板をわずかにオーバーエッチングＯＥしてエッチングを延長し、半導体ブロック上にこのようにして形成された突出（エミッタ）領域の両側に、厚さＥの薄い部分を形成し、その一部が、負の動作抵抗を有する部品の空乏可能部分Ｚを形成するようにする。
【００４２】
図４のｊに示した段階では、選んだ位置にマスク１７ｊを配置して、半導体ブロックを覆ったあと、たとえば砒素の注入２６を行ってＮＭＯＳトランジスタの軽ドープドレイン（ＬＤＤ）と軽ドープソースを形成する。このような注入は、またＰＭＯＳトランジスタをウエル１９と、また負の動作抵抗を有する部品をウエル２と接触させる効果がある。
【００４３】
そのあと、たとえばボロンの注入によって、ＰＭＯＳトランジスタの軽ドープドレイン（ＬＤＤ）と軽ドープソースの各領域を形成する。この注入のためには、ＮＭＯＳトランジスタの部分と、負の動作抵抗を有する部品の部分をマスク１７ｋであらかじめ覆い、ウエル２に表面の下にあるベース領域（半導体層１０）で均等なドーパント濃度が保たれるようにしなくてはならない。
【００４４】
次に、たとえば酸化珪素の非ドープ層２８を半導体ブロック上に形成し（図５のｌ）、図５のｍに示した次の段階で、突出領域７、７ａおよび７ｂにそれぞれに関連したスペーサーのエッチングを行う。この変形例では、すべてのスペーサー１０９の厚さは同じであるが、図６のｐに示した変形例では、負の動作抵抗を有する部品に関連したスペーサ９はＮＭＯＳおよびＰＭＯＳ電界効果トランジスタに関連したスペーサー１０９よりもベースが広い。
【００４５】
広いスペーサ９の形成を図６のｎと図６のｏに示す。まず、二酸化珪素の薄層４０を、図５のｍの段階で得た半導体ブロックの上面に形成する。次に、窒化珪素Ｓｉ3 Ｎ4 の厚い層４１をこの薄層４０の上に形成する。次に、層４１の部分的エッチングを行って、ＳｉＯ2 のスペーサー１０９のまわりの薄層４０上にＳｉ3 Ｎ4 スペーサ４２を形成する。そのあと負の動作抵抗を有する部品を形成する予定の半導体ブロックの部分にマスク１７ｏを形成し、次にＮＭＯＳおよびＰＭＯＳトランジスタのスペーサ４２の化学エッチングを行う。そのあと、マスク１７ｏを取り外し、薄層４０を除去する。図６のｐに示した構成では、ＳｉＯ2 のスペーサ１０９／ＳｉＯ2 の薄層４０／Ｓｉ3 Ｎ4 のスペーサ４２の集合が広いスペーサ９を形成しているが、これはこのようにして得られる。
【００４６】
広いスペーサを形成するための２つの異なる絶縁部（二酸化珪素と窒化珪素）を使用することによって選択的化学エッチングを行うことができる。さらに二酸化珪素の薄層４０をあらかじめ形成することによって化学エッチングがこの薄層に止められ（裸のＳｉ）基板の上面ならびに二酸化珪素のスペーサ１０９のエッチングが防止される。
【００４７】
従って、このような方法によって、同じシリコンチップ上で厚さの異なるスペーサを簡単に、また効果的に得ることができる。
次に（図７のｑ）、負の動作抵抗を有する部品とＰＭＯＳの突出領域の上にマスク１７ｑを配置して、砒素の注入２９を行って、ＮＭＯＳトランジスタの高度ドープソース・ドレイン領域３０を形成する。ここで、このソース・ドレイン部分は、スペーサーの下にｎ+ ドーピング、ｎ+ 領域と絶縁（ＬＯＣＯＳ）部分の間にｎ++ドーピングを有することに注目すべきである。負の動作抵抗を有する部品のｎ++オーバドープ接触箇所４と、ＰＭＯＳトランジスタのウエルとの接触箇所も、この注入２９によって形成される。
【００４８】
図７のｒは、ＮＭＯＳトランジスタの部分、ＰＭＯＳトランジスタとウエルの接触箇所、および負の動作抵抗を有する部品の接触箇所４上にマスク１７ｒを配置したあとボロンの注入３１によって得る高度ドープ（ＰＭＯＳ）ドレイン・ソース部分３２の形成を示している。負の動作抵抗を有する部品のスペーサ９はマスクを形成するから、この注入にはまた負の動作抵抗を有する部品のＰ++オーバードープ「外因性ベース」領域１０ｅを形成する効果もある。言い換えると、この注入の変形例では、負の動作抵抗を有する部品の空乏可能部分の長さＬを決定するのはスペーサのベースでの厚さである。
【００４９】
負の動作抵抗を有する部品のスペーサ１０９のベースでの厚さが、空乏可能部分について望まれる長さＬよりも小さい場合には図７のｓに示したように、負の動作抵抗を有する部品の突出領域の上に、空乏可能部分の望ましい長さＬとスペーサのベースでの厚さの差に等しい所定の距離だけ両側にスペース１０９を越えて延びるマスク１７ｓを配置する必要がある。
【００５０】
製造方法の最終段階は、接触ホールのエッチングと、最終的な迅速アニーリングと、金属珪化物の層の形成と、このようにして形成された相互接続部のエッチングとアニーリングによって構成される。
【００５１】
本発明による部品の突出「エミッタ」領域のｎ+ ドープ領域８（図１）がアニーリング作業中にｎ+ オーバードープ部分からのドーパントの拡散によって得られることに注目すべきである。
【００５２】
本発明による負の動作抵抗を有する部品は、このようにして、図１に示したと同様の変形例で（図３のａから図７のｓまでに示した特定の選択の結果、オーバードープ部４とＬＯＣＯＳ１２に近い位置で）、また図２に示したと同様の（同じ差異内での）変形例では、用いるスペーサ、ならびにＰＭＯＳおよびＮＭＯＳ電界効果トランジスタのサイズにより、同一のシリコンチップ上で得られる。このような負の動作抵抗を有する部品は、結果としてＢｉＣＭＯＳ製造技術と両立でき、基板は共通のエミッタとして作用しない。さらに技術精通者には明らかなように、図４のｉの段階でオーバーエッチングＯＥを行わない場合、またＮＭＯＳトランジスタの部分をちょうど覆うマスクによって、図５のｋの段階のマスク１７ｋを置換する場合、ならびに広くないスペーサ１０９を形成する場合には、負の動作抵抗を有する部品の代わりに、不均等ドープ外因性ベース（ＬＤＥＢ）を備えた縦形バイポーラトランジスタが得られると思われる。
【００５３】
負の動作抵抗を有する部品の製造方法では、スペーサ９または１０９を形成し、オーバードープ領域１０ｅの注入を行ったあと、これらのスペーサを除去して突出領域２０６の側面縁部に垂直側面部２０９ａを含む厚さ１０５Ａの薄い絶縁部２０９（図８）を形成することができ、この垂直側面部２０９ａは負の動作抵抗を有する部品の空乏可能部分Ｚを形成する薄い部分の上の基板の上面で水平部分２０９ｂによりほぼ直角に延びている。メタライズ層の形成の最終段階で突出領域２０６の活性半導体領域に接して配置されたメタライズ層は、絶縁層の部分２０９ｂの上に配置された金属部分を組み入れる。
【００５４】
図９に示した負の動作抵抗を有する部品の実施例は、従って製造の終了時に得られる。
この図では、図１に示したものと同様の部分、または同様の機能を備えた部分は、図１のものに２００を加えた参照番号で表示してある。この２つの図における唯一の相違は次のようなものである。
【００５５】
金属部分２１３ｂ／絶縁層２０９ｂ／半導体部分２１０ｂ／ウエル２０２のスタック（堆積層）が、絶縁ゲート電界効果トランジスタを形成し、その薄い半導体部２１０ｂがチャネル領域を形成している。この変形例では、領域２０７と２０８はこの場合「コレクタ」領域を形成しているが、領域２０４と２０２はそれぞれ「外因性エミッタ」と「真性エミッタ」領域を形成し、領域２１０が「ベース」領域を形成している。
【００５６】
この部分の使用中、第一活性領域／第二活性領域（エミッタ／ベース）接合に順方向バイアスを加えるために、選ばれた固定電圧をメタライズ層２１５と２１４に加える。（メタライズ層２１５は、たとえば接地し、メタライズ層２１４はこの場合には０．５Ｖの正電圧に接続してある。） 一方、形成された電界効果トランジスタのチャネルを空乏とするための適当なバイアス電圧（この場合は、０Ｖから数Ｖへと上昇）を、第三活性領域（コレクタ）のメタライズ層に加え、こうして負の動作抵抗の構成が常にコレクタの電流／電圧ペアから得られる。
【００５７】
上に述べた各実施例（図１、２、９）では、個別の空乏手段（接合の電界効果、絶縁ゲート電界効果トランジスタの電界効果）を用いている。しかし接合の電界効果と絶縁ゲート電界効果トランジスタの電界効果を同時に用いた空乏手段を使用することも考えられる。この目的のため、絶縁層２０９ｂ上の金属部分を、第三活性領域のメタライズ層２１３から独立とすることができる。この場合、この第三活性領域が「エミッタ」領域を形成するが、第二活性領域が依然として「ベース」領域を形成し、第一活性領域が「コレクタ」領域を形成する。電界効果トランジスタ（そのチャネルが空乏可能部分を形成している）のゲートを形成する金属部分に適切な方法でバイアスを加える。さらに、コレクタ領域に選ばれた上昇するバイアス電圧を加えることによって、一方で電界効果トランジスタによって、もう一方でコレクタ／ベース接合によって２つの電界効果が生じ、これらがいっしょになって空乏可能部分の空乏化に貢献する。こうして、数Ｖの同じコレクタ電圧でさらに迅速に空乏化することができ、あるいは空乏可能部分の寸法上の要求（厚さと長さ）、またはドーパント濃度をそれほど強要されずにこのような空乏化を行うことができる。
【００５８】
上記ではシリコンにもとづいて説明したが、本発明による部品は、その他の半導体物質に基づいて形成することができる。さらに上記のすべての実施例では、メタライズ層をｎ++またはｐ++オーバードープ領域に形成した。使用される半導体物質がシリコンである場合にこれが好ましいことは技術精通者が知っている。しかしメタライズ層と充分な接触が直接得られるような半導体物質を用いるときは、これらの領域のオーバードーピングによって拘束されない。このような物質はＩＩＩ‐Ｖ物質の中に存在する。すなわち、元素の周期律表の第３列の元素と第５列の元素を同量に含む物質である。
【００５９】
本発明のすべての利点は上記の実施例に見られるが、用途によっては、空乏可能部分の下のオーバードープ部分を基板の第一活性領域内に形成すると有利であることがわかっている。この変形例は上記のすべての実施例と両立するが、図２ではオーバードープ部分だけが示されており、ＯＤＰとして表わされている。
【００６０】
空乏可能部分の上にこのようなオーバードープ部分が存在するために、オーバーエッチングＯＥの深さを浅くすることによって、場合によってはこのオーバーエッチングをなくすことによって、接合の深さを浅くして薄い空乏可能領域を得ることができ、また接合の基板部分の濃度を増し、空乏可能部分の空乏化を容易にすることができる。
【００６１】
さらに、オーバーエッチングの減少、すなわち空乏可能部分の厚さＥの増加によって、空乏可能部分Ｚと第二活性領域１１０の第一部分１１０ａの間の境界に形成されたコーナーの部分での電流漏れを制限することができる。
【００６２】
一般に薄い部分Ｚの下でのこのオーバードープ基板部分ＯＤＰの形成は、基板と同じタイプの導電性を有するドーパントを薄い部分の下にある基板の部分に深部注入することによって行われる。基板がｎ型である場合には砒素の深部注入を第二ｐ型活性領域１１０を通って基板に達するような用量とエネルギーで行い、これをこの部分の導電性のタイプを変えずに行う。たとえば砒素の注入を、注入表面のｃｍ2 あたり２×１０12の用量で、また１０17ｃｍ-3のピークで、５００ｋｅＶのエネルギーで行う。
【００６３】
このようにして、このようなドーパントの深部注入を行わない実施例に比べて、オーバーエッチングＯＥを約２０％減少させることができる。
このドーパントの深部注入は、上記の製造方法に完全に組入れられている。
広いスペーサーを用いる場合には、砒素の注入は、第一絶縁側面領域１０９（図５のｍ）を形成したあと、広い絶縁側面領域９（図６のｎ〜図６のｐ）を形成する前に行う。
【００６４】
空乏可能部分の幅Ｌよりも広い幅のスペーサ１０９を用いる場合には、砒素の注入は図７のｓに示したマスク１７ｓを配置する前に行うと有利である。
このような２つの砒素深部注入方法によって、空乏可能部分の下にある基板のオーバードープ部分が空乏可能部分と第二活性領域１１０の第一部分１１０ａの間の境界からいくらかの距離だけ延びており、これによってスペーサのコーナーからいくらかの距離にわたって空乏可能部分の空乏化を集中する効果が得られ、電流漏れが制限されることは技術精通者には明らかである。
もちろん、基板がｐ型の場合には砒素の深部注入を、たとえばボロン（硼素）の深部注入によって置き換えることが必要である。
【図面の簡単な説明】
【図１】本発明による電子部品の第一の実施例の図である。
【図２】本発明による部品の第二の実施例の部分図である。
【図３】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図４】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図５】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図６】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図７】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図８】上記の製造方法の一つの変形例を示す図である。
【図９】本発明による電子部品のもう一つの実施例の図である。
【符号の説明】
１ 部品
２，４ 第一活性領域（第一半導体部分）
３ 半導体基板
５ 上面
６ 突出領域
７，８ 第三活性領域
９ 絶縁側面領域（スペーサ）
１０ 第二活性領域（第一半導体層）
１０ａ 第二活性領域の第一部分
１０ｂ 第二活性領域の第二部分
１１ 空乏化手段１１；２１３ｂ，２０９ｂ，２１１
１３，１４，１５ メタライズ層
Ｅ 厚さ
Ｌ 長さ
Ｚ 空乏可能部分
【産業上の利用分野】
本発明は、負の動作抵抗の構成を示すことのできる半導体電子部品及びその使用方法に関するものである。
【０００２】
【従来の技術】
このような部品によって、とくに小型のスタティックメモリポイント、ならびに動作点を自動的に調整し、あるいは安定させるための信号発生器または回路を製造することが可能になる。このようなすべての機能は、とくに電気通信システムのための集積回路に用いられる。
負の動作抵抗（すなわち電圧が上昇するときに電流が低下するような電流／電圧構成）を示すことのできる電子部品は、とくに英国特許Ｎｏ．１，３９７，７８９により知られている。しかし、この部品は個別（ディスクリート）素子から製造され、従って集積構造のものではない。
【０００３】
【発明が解決しようとする課題】
米国特許Ｎｏ．４，０３２，９６１は、負の動作抵抗を示すことのできる集積構造を開示している。しかし、このような構造ではエミッタ接点が基板上にあり、そのため（同じシリコンチップに、ｎ-チャネルおよびｐ-チャネル絶縁ゲートトランジスタ（ＣＭＯＳトランジスタ）に、たとえば、ｎｐｎバイポーラトランジスタを接続して組合せる）ＣＭＯＳ／ＢｉＣＭＯＳ製造技術には適合しない。これは、基板が、同時に製造されたすべてのトランジスタのための共通のエミッタとして機能するため、トランジスタがもはや互いに絶縁されないからである。負の動作抵抗を示すことができ、またＣＭＯＳ／ＢｉＣＭＯＳ製造技術と両立できるような集積構造は現在知られていない。
本発明は、この問題を解決することを目的とする。
【０００４】
【課題を解決するための手段】
従って、本発明は、まず第一に負の動作抵抗の構成を示すことのできる半導体電子部品を提供する。この半導体電子部品は、半導体基板と、前記半導体基板の中に第一のタイプの導電性（例えばｎ型）を有する第一活性領域と、前記第一のタイプの導電性を有する第三活性領域を含み、前記半導体基板の上面に位置する突出領域と、前記第一のタイプの導電性と反対の第二のタイプの導電性（例えばｐ型）を有し、前記第一活性領域と前記半導体基板の上面の間に配置され、前記第三活性領域の下に位置する第一部分と、オーバードープされた領域からなる部分と、前記第一活性領域と前記半導体基板の上面との間に前記第一部分から延びる空乏可能領域とからなる第二活性領域と、前記第一活性領域、前記オーバードープされた領域上の前記第二活性領域、前記第三活性領域のそれぞれに接する第一、第二、第三のメタライズ層と、選ばれたバイアス電圧の作用のもとに、前記第一活性領域と前記第二活性領域との間の接合からなり、前記第一のメタライズ層に前記バイアス電圧が加えられることにより前記空乏可能領域を空乏化する空乏手段とを、有する。
【０００５】
構造的にはほとんど縦形バイポーラトランジスタに似ているが、前記バイアス電圧が加えられた場合バイポーラトランジスタとして作動しない半導体電子部品を提供することによって起こる問題を本発明が解決できることに注目すべきである。
【０００６】
しかし、バイポーラトランジスタの構造を特徴付ける用語を用いる場合、第一活性領域は類推によって「エミッタ」または「コレクタ」と呼ぶこともできるが、第二活性領域を「ベース」と呼び、第三活性領域を「コレクタ」または「エミッタ」と呼ぶこともできる。
【０００７】
一つの実施例では、空乏可能部分は第二活性領域の第一部分（この第一部分は、突出部にある第三活性領域の下にある）と実質的に同じドーパント濃度を有する第二活性領域の第二部分によって形成され、厚さは下限厚さと上限厚さの間にあり、この下限および上限厚さはドーパント濃度に関連している。
【０００８】
ドーパント濃度を１０17ｃｍ-3に選ぶと、空乏可能部分の厚さを約０．１５μｍの値に調節することができる。
さらに、空乏可能部分を形成する第二活性領域の第二部分の長さが、少なくとも約０．３μｍ、さらに好ましくは少なくとも０．５μｍに等しいような長さ限度に等しくなるようにすると、とくに有利である。
また、とくに電流の漏れを制限するためには、半導体部品の突起部分がその側面縁部に、部分的または全体が空乏可能部分上にある絶縁側方部分を含むことが好ましい。
【０００９】
本発明の一つの実施例によれば、部品は半導体基板の上面の前記空乏可能領域上に配置された絶縁層上に載っている金属部分を含み、前記金属部分／前記絶縁層／前記空乏可能領域／前記第一活性領域のスタック（堆積層）が、絶縁ゲート電界効果トランジスタを形成し、前記金属部分がゲートを形成し、チャネル領域が前記空乏可能領域を形成する。
【００１０】
空乏手段は、第一活性領域（「コレクタ」）と、空乏可能部分を形成する第二部分（「真性ベース」）の間に接合（ジャンクション）を含んでもよい。また絶縁ゲート電界効果トランジスタのゲートを含むこともできる。
【００１１】
空乏手段として絶縁ゲート電界効果トランジスタを含むこの部品の実施例では前記突出領域は、前記空乏可能領域の上にある前記第三活性領域の側面縁部に絶縁領域を有し、前記絶縁領域は前記第三活性領域の端に位置する第１ポーションを含み、前記第１ポーションは前記絶縁層を形成する第２ポーションに対して直角に延びた構成であり、前記第三のメタライズ層が前記金属部分に組み込まれている。
【００１２】
本発明による部品を使用するとき、バイポーラトランジスタのコレクタと考えられる活性領域でとられた電流／電圧関係から、負の動作抵抗が得られる。これを得るために「エミッタ／ベース」接合に順方向バイアスを加えるよう「ベース」および「エミッタ」領域に、選ばれた固定電圧を加えるが、空乏可能部分を空乏とするためか、または絶縁ゲート電界効果トランジスタのチャネルを空乏とするために、「コレクタ／ベース」接合に逆方向バイアスを加えるよう適当なバイアス電圧を「コレクタ」電圧として加える。
【００１３】
また、負の動作抵抗の構成を示すことのできる半導体電気部品の製造方法は次の各段階により構成される。すなわち、
ａ） 第一のタイプの導電性（例えばｎ型）を有する第一半導体部分の上面の下に、半導体基板内に組込んで、第一のものと反対の第二のタイプ（例えばｐ型）の導電性を有する第一半導体層を注入する段階と、
ｂ） 半導体物質の第二層を基板（または第一半導体層）の上面に形成し、第一のタイプ（例えばｎ型）の導電性をもたせるためにこの第二層内にドーパントを選択的に注入する段階と、
ｃ） 基板上に突出している半導体部分を形成するため、この第二ドープ層をエッチングし、この第一層内に形成するためこの第一層をオーバーエッチングし、このようにして形成された半導体ブロックの突出部分のそれぞれの側に、突出する半導体部分の下に配置された第一層の部分と同じドーパント半導体を有する薄い部分と前記ドーパント濃度に関連した下限厚さと上限厚さの間にある厚い部分を形成する段階と、
ｄ） 接触箇所を第一半導体部分、第一導電層および半導体突出部分上に定める段階と、
ｅ） メタライズ層を前記接触箇所に形成する段階とによって形成される。
この方法を実施する一つのやり方によれば、段階ｄ）で、第一絶縁層を基板と突出部に形成し、第一半導体層の薄い部分上に少なくとも部分的に配置される突出部絶縁側面領域の各側面に形成するためにこの第一絶縁層をエッチングし、対応する接触箇所の位置を定めるオーバードープ部分を形成するために絶縁側面領域の各側と薄い部分の外側で、第一層のオーバードーピングを行い、半導体突出部の下にあるこのオーバードープ部分と第一半導体層の距離が、薄い部分の長さを定める。
【００１４】
薄い部分のこの長さは、そのベースを基板上に置き、厚さをその長さに等しくして絶縁側面領域をエッチングすることによって定めることができる。この場合、このようにして形成された半導体ブロック上に第一半導体層のオーバードーピングを行い、絶縁側面領域はマスクとして機能する。この絶縁側面領域のエッチングを行うために、部分的に前記薄い部分上にのった第一絶縁側面領域を形成するよう、前記第一絶縁層をエッチングすると有利であり、この第一側面領域は、たとえば、二酸化珪素で形成される。次にたとえばこれも二酸化珪素の薄い絶縁層を、このようにして形成された半導体ブロックの上面に形成し、次に薄い絶縁層および第一絶縁側面領域の形成するものとは異なった絶縁物質、たとえば、窒化シリコンでできた追加絶縁層を形成し、次に、第一のものを覆う第二絶縁側面領域を形成するようこの追加絶縁層のエッチングを行う。第一および第二絶縁側面領域、ならびにその間にある薄い絶縁層は薄い部分の長さにほぼ等しい厚さの前記絶縁側面領域を形成する。次に絶縁側面領域の外側にある薄い絶縁層の部分を除去する。
【００１５】
一つの変形例としてそのベースの厚さが、薄い部分の所望の長さよりも薄くなるように絶縁側面領域をエッチングすることもできる。薄い部分の所望長さと絶縁側面領域の厚さの差に等しい距離だけそれぞれの側で、絶縁側面領域を越えて延びるマスクを、このように形成された半導体ブロック上に形成し、前記各領域を越えて延びるこのマスクを備えた半導体ブロック上で、この半導体層のオーバードーピングを行う。
【００１６】
そのチャネルを空乏とすることのできる絶縁ゲート電界効果トランジスタを備えた電子部品を得るために、絶縁側面領域を形成し、第一半導体層を局所的にオーバードープしたあと、絶縁側面領域を除去し、ブロックの突出部の側方縁部上の部分とこの側方部をほぼ直角方向に延長する部分を含む別の絶縁層を形成し、また、段階ｅ）で、絶縁層の直角端末部上に延びる金属部分へと延長され突出半導体部分に接してメタライズ処理を行う。
【００１７】
基板が、第一半導体部分とともに、絶縁ゲート電界効果トランジスタが同時に形成される別の半導体部分を組入れる場合には、第二のタイプ（たとえばｐ型）の導電性を有する活性ドレインおよびソース領域が、選んだドーピングの２回の連続注入（ＬＤＤ注入）によって注入され、第一半導体層の上面は、段階ｃ）において、絶縁ゲート電界効果トランジスタのドレインおよびソース部分の最初の注入を行う前にマスクすると有利である。
【００１８】
本発明のその他の利点および特徴は、付属図面に例示した発明の実施例とその実施方法について下記に示した説明を検討すれば明らかとなるが、これらは限定的なものではない。
【００１９】
【実施例】
図１に示すように、部品１は、第一のタイプ（この場合はｎ型〔電子による伝導〕）の導電性を有し、第一のものと反対の第二のタイプ（この場合はｐ型〔正孔による伝導〕）の導電性を有する半導体基板３内に組込まれた半導体部分、すなわちウエル２内に形成される。半導体分野の技術精通者にはＬＯＣＯＳの名称で知られている絶縁領域１２の（図１の）右で、ウエル２はｎ++オーバードープ部４を組込み、その上にメタライズ層１５が配置されている。指示の上では、ｎ++（またはｐ++）型のオーバードーピングは、約１０20ｃｍ-3の電子（または正孔）濃度に等しいが、ｎ-（またはｐ-）ドープ領域では、電子（または正孔）濃度は約１０17ｃｍ-3またはそれ以下である。
【００２０】
絶縁領域１２の左で、部品１は第二のタイプ（この場合はｐ型）の導電性を有し、基板の上面５からｎウエル内に延びる第二領域１０を含んでいる。この第二領域１０には、ｐドープ濃度を有し、側面にｐ++オーバードープ部１０ｅを備えた中央部１０ａがあり、オーバードープ部１０ｅの上には接触メタライズ層１４が配置されている。
【００２１】
突出領域６は、第二領域のｐドープ中央部上で基板（または第二領域１０）の上面５に載っている。この突出領域６は、その中央部に、たとえばポリシリコンででき、第一のタイプの導電性を有し、ｎ++オーバードープされた領域７を含んでいる。オーバードープされたポリシリコンのこの領域７の下には、ｎ+ ドープされたシリコンの層８が配置され、ｐドープされた領域１０の中央部１０ａに載っている。突出領域６はまた領域７と８の両側に、たとえば二酸化珪素ＳｉＯ2 でできた絶縁側面領域９、すなわちスペーサを含んでいる。この突出領域６の上部にはｎ++オーバードープされたシリコンと接して接触メタライズ層１３が設けられている。
【００２２】
スペーサ９の下には、第二領域１０に、ｎ+ シリコンの層８の下に中央部１０ａに対して薄い部分がある。この薄い部分１０ｂは、長さがＬ、厚さがＥである。当然、そのドーパント濃度は中央部１０ａと同じである。下記で述べるようにこの薄い部分１０ｂは、選ばれたバイアス電圧の作用のもとにバイアス可能な空乏手段によって空乏とすることのできる空乏可能部分Ｚを形成している。これらの空乏手段は、この場合にはｎウエルと第二領域１０の間の接合１１によって形成されている。
【００２３】
図１で明らかなように、本発明による電子部品の構造は、そのほとんどが、たとえばＢｉＣＭＯＳ製造技術によって製造された縦形バイポーラトランジスタの従来の構造に類似している。縦形バイポーラトランジスタとの構造上の差異は、この場合、たとえば技術精通者にはＬＤＥＢ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｅｘｔｒｉｎｓｉｃ Ｂａｓｅ）として知られている外因性ベースの不均等ドーピングを限定するｐ+ ドープ注入部分の代わりに、選ばれたドーピングと寸法を有する空乏可能部分の存在にある。従って、図１に示した本発明による電子部品では、ウエル２と接触部４によって限定される第一活性領域を、類推によって用語「コレクタ」により呼称してもよい（真性コレクタを限定する実際のｎウエルであり、オーバードープ領域４が外因性コレクタを限定する）。同様に、第二領域１０は、第二活性「ベース」領域であり、その中でオーバードープ領域１０ｅが外因性ベースを限定すると考えてもよい。最後に、領域７と８によって形成される第三活性領域はｎ++オーバードープ領域が外因性エミッタを限定しｎ+ ドープ領域が真性エミッタを限定する「エミッタ」領域のようなものである。
【００２４】
簡単にするため本文の残りの部分ではエミッタ、ベース、コレクタなどの用語を用いるが、上述のようにこれらは本発明による部品については適切ではなく、この部品の作動は以下に詳しく述べるようにバイポーラトランジスタの作動とは関連がない。
【００２５】
図２は、本発明による部品のもう一つの実施例の部分図である。この図では、図１に示したものに類似した、あるいは類似の機能を有する素子には、図１に用いた参照番号に１００を加えた番号を割り当ててある。この両図の唯一の差異は次のようなものである。
【００２６】
図２のこの実施例では、スペーサ１０９の厚さ（すなわち、基板の上面にあるスペーサのベースで、空乏可能領域Ｚの長さＬに平行に測ったスペーサの寸法）は、図２では空乏可能領域の長さＬよりも小さいが、図１ではこの厚さはほぼ長さＬに等しい。言い換えると、図１ではスペーサは部品の空乏可能領域を形成する薄い部分１０ｂ上に全面的に載っているが、図２ではスペーサ９は空乏可能領域Ｚ上に、ただ部分的に載っているだけである。
【００２７】
本発明による部品の使用中、選ばれた固定電圧は一般にエミッタ／ベース接合に順方向バイアスを加えるために、外因性ベースおよびエミッタ領域のメタライズ層に加えられるが、空乏可能領域を空乏とするために外因性コレクタのメタライズ層にはコレクタ／ベース接合に逆方向バイアスを加える可変バイアス電圧が加えられる。そこで負の動作抵抗がコレクタの電流／電圧関係から得られる。
【００２８】
さらに詳しく述べると、薄い部分１０ｂの厚さＥが約０．１５μｍ、ドーパント濃度が約１０17ｃｍ-3、長さＬが約０．５μｍの例では、エミッタを接地し、ベースに約０．５Ｖの固定電圧を加えることによって、約数Ｖの正のコレクタバイアス電圧で、領域Ｚを空乏とすることができることがわかった。コレクタ電圧がゼロのときはコレクタ電流はマイナスである。コレクタ電圧が上昇し始めるとコレクタ電流の絶対値はゼロに達するまで低下し、そのあと絶対値が上昇する。これは、コレクタ／ベース接合が低下するように順方向バイアスを加えられるからである。コレクタ電圧が上昇するにつれて、コレクタ／ベース電位差はプラスとなり、これがコレクタ／ベース接合に逆方向バイアスを加える。その結果、コレクタ電流が上昇するが、これはバイポーラトランジスタの場合のようにコレクタ電圧の関数として安定することはない。その理由はコレクタ電圧が同時に大部分のキャリア（この場合は正孔）をＺ部分から追い出し、接合１１の電界効果によって部分Ｚを徐々に空乏として、ベースのアクセス抵抗を変調させ、結果としてベースへの通電を徐々に遮断するからである。次に、コレクタバイアス電圧の上昇にもかかわらずコレクタ電流は低下し、こうして負の動作抵抗の特性が生じる。ベース内の故障、あるいはコレクタ／ベース接合内のアバランシ現象によって、コレクタ電圧の、高い方の、または低い方の閾値から、コレクタ電流は再び上昇を始める。
【００２９】
このような作動を、構造的にｎｐｎ縦形バイポーラトランジスタに類似した部品構造について説明した。もちろん、ｐｎｐトランジスタに類似した本発明による部品の構造のドーパントの種類をすべて逆にすると、メタライズ層に加えられる電圧の（正負の）符号をすべて逆にすることによって、エミッタ／ベース接合に順方向バイアスが加えられ、コレクタ／ベース接合に逆方向バイアスが加えられる。
【００３０】
図１と図２の実施例では、厚さＥとドーパント濃度は、部分Ｚの空乏可能特性で重要な役割を演じる。実際に、この厚さＥを下限厚さ以上とすることが望ましく、この下限厚さの値は空乏可能領域のドーパント濃度に関連している。この厚さＥが下限厚さよりも小さいときは部分Ｚは空乏とすることができず、反対に、外因性コレクタにバイアス電圧が加えられていないため、それ自体で自然に空乏となる。もちろん、この場合、本発明による部品は作動できず、負の動作抵抗の構成を示さない。
【００３１】
同様に、この空乏可能領域の厚さＥは、ドーパント濃度に関連し、この部分を空乏とするために加えられるバイアス電圧の値にも関連する上限厚さ以下でなくてはならない。実際、この厚さＥがこの上限厚さをこえるときは、高いバイアス電圧を加えても、適正なバイアス電圧を加えて部分Ｚを空乏とすることは難しく、実際に不可能である。
【００３２】
すなわち、ドーパント濃度が約１０17ｃｍ-3であり、低いバイアス電圧、たとえば５Ｖ未満の電圧を用いるときは、下限厚さは約０．１μｍとし、上限厚さは約０．２μｍに調節すると有利である。しかし技術精通者は、これらの数値が指示のためのものであり、試験および／またはシミュレーションにもとづいて、とくにその製造バッチの関数として各製品についてもっと正確に調節されることを理解するであろう。
【００３３】
さらに、空乏可能部分の長さＬはこの部分の空乏可能特性に影響を及ぼすことはないが、コレクタ電流の低下に影響する。実際に、この部分の長さＬが不充分なときは、部分Ｚが完全に空乏となってもかなりのベース電流漏れが起こるかもしれない。従って、この部分の長さを少なくとも下限長さに等しくなるように調節することが有利である。この下限長さは、この場合には、約０．３μｍである。
【００３４】
とくに図１と図２に示された実施例を得るための製造方法を実施する一つのやり方を、図３乃至図７までを参照しながら説明する。
一般に、この製造方法は次の各段階で構成されている。すなわち、
第一のタイプ（たとえばｎ型）の導電性を有し、半導体基板内に組込まれた第一半導体部分の上面の下に、第一のものとは反対の、第二のタイプ（たとえばｐ型）の導電性を有する第一半導体層を注入する段階と、
基板（または第一半導体層）の上面に、半導体物質の第二層を形成し、そのあとこの第二層に第一のタイプの導電性を与えるためにドーパントを選択的に注入する段階と、
基板の上に突出する半導体部分を形成するために、この第二ドープ層をエッチングし、この第一層内に、半導体ブロック上にこのようにして形成された突出部分の両側に、突出半導体部分の下にある第一層の部分と同じドーパント濃度を有し、厚さが下限厚さと上限厚さの間にあり、これらの下限厚さと上限厚さが前記ドーパント濃度と関連があるような薄い部分をオーバーエッチングする段階と、
第一半導体部分、第一半導体層および半導体突出部分上で接触箇所を限定する段階と、
接触箇所にメタライズ層を形成する段階
とによって構成される。
【００３５】
このような製造方法は、以下に述べるようにＢｉＣＭＯＳ製造技術と完全に両立する。
図３のａで、参照記号３はｐドープシリコンの半導体基板を示し、この中でたとえばｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳトランジスタ）およびｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳトランジスタ）が同時に形成され、これらの２個のトランジスタはＣＭＯＳ複合体ならびに本発明による電子部品を形成する。
【００３６】
従って、第一段階は各部品の活性領域の位置を限定し、基板Ｂの上面に窒化物層１６を形成する。
次の段階（図３のｂ）では、ＰＭＯＳトランジスタと、負の動作抵抗を有する部品が形成される部分にマスク１７ｂを配置したあと、イソボロン（等ボロン）注入１８を行う。このイソボロン注入によって、次の段階でｐ基板内に形成される絶縁（ＬＯＣＯＳ）領域の下での反転現象を防止することができる。
【００３７】
図３のｃの段階では、既知の方法によって、二酸化珪素の局所酸化を行って絶縁（ＬＯＣＯＳ）領域１２を形成し、次に窒化物層を除去し、（図で）基板の左側部分にマスク１７ｃを配置したあと、たとえば燐または砒素の注入２０を行って、逆行ウエル２と１９を形成し、その中で本発明による部品とＰＭＯＳトランジスタがそれぞれ作られる。ＮＭＯＳトランジスタは、基板の左側部分で形成される。最後に、注入のあとアニーリングを行う。
【００３８】
図３のｄの段階では、ウエル２と１９の上にマスク１７ｄを配置したあと、２回のボロン注入２１を行って、ＮＭＯＳトランジスタの閾値を調節し「破壊」として知られている現象からそれを保護する。段階３ｅでは、同様に、ウエル２とＮＭＯＳトランジスタの部分の上にマスクを配置したあとボロン注入２２を行ってＰＭＯＳトランジスタの閾値を調節する。
【００３９】
これらの各段階の間に、負の抵抗を有する部品の領域を含めて基板の上面に酸化物の薄い層を形成し、これが電界効果トランジスタのゲート酸化物を構成するものとなる。
【００４０】
次に、ウエル２上のこの絶縁薄層を除去し電界効果トランジスタの各部分を覆うマスク１７ｆを設けた半導体ブロック上で（たとえばボロンの）注入２３を行う。このようにして負の動作抵抗を有する部品のベース領域１０が形成される。
【００４１】
次に、基板の上面にポリシリコンの層２５を形成し（図４のｇ）、そのあとその上にｎ++型ドーピングを与えるために、たとえば砒素の注入２４を行う。迅速なアニーリングを行ったあと、このドープポリシリコン層をエッチングして、ＰＭＯＳおよびＮＭＯＳトランジスタと、負の動作抵抗を有する部品の「エミッタ」領域をそれぞれ限定する。ＮＭＯＳおよびＰＭＯＳトランジスタについては基板が酸化物の薄い層で絶縁されているので、ゲート領域の形成はドープポリシリコン層のエッチングだけを含む。一方、負の動作抵抗を有する部品では、図４のｉに示すように基板をわずかにオーバーエッチングＯＥしてエッチングを延長し、半導体ブロック上にこのようにして形成された突出（エミッタ）領域の両側に、厚さＥの薄い部分を形成し、その一部が、負の動作抵抗を有する部品の空乏可能部分Ｚを形成するようにする。
【００４２】
図４のｊに示した段階では、選んだ位置にマスク１７ｊを配置して、半導体ブロックを覆ったあと、たとえば砒素の注入２６を行ってＮＭＯＳトランジスタの軽ドープドレイン（ＬＤＤ）と軽ドープソースを形成する。このような注入は、またＰＭＯＳトランジスタをウエル１９と、また負の動作抵抗を有する部品をウエル２と接触させる効果がある。
【００４３】
そのあと、たとえばボロンの注入によって、ＰＭＯＳトランジスタの軽ドープドレイン（ＬＤＤ）と軽ドープソースの各領域を形成する。この注入のためには、ＮＭＯＳトランジスタの部分と、負の動作抵抗を有する部品の部分をマスク１７ｋであらかじめ覆い、ウエル２に表面の下にあるベース領域（半導体層１０）で均等なドーパント濃度が保たれるようにしなくてはならない。
【００４４】
次に、たとえば酸化珪素の非ドープ層２８を半導体ブロック上に形成し（図５のｌ）、図５のｍに示した次の段階で、突出領域７、７ａおよび７ｂにそれぞれに関連したスペーサーのエッチングを行う。この変形例では、すべてのスペーサー１０９の厚さは同じであるが、図６のｐに示した変形例では、負の動作抵抗を有する部品に関連したスペーサ９はＮＭＯＳおよびＰＭＯＳ電界効果トランジスタに関連したスペーサー１０９よりもベースが広い。
【００４５】
広いスペーサ９の形成を図６のｎと図６のｏに示す。まず、二酸化珪素の薄層４０を、図５のｍの段階で得た半導体ブロックの上面に形成する。次に、窒化珪素Ｓｉ3 Ｎ4 の厚い層４１をこの薄層４０の上に形成する。次に、層４１の部分的エッチングを行って、ＳｉＯ2 のスペーサー１０９のまわりの薄層４０上にＳｉ3 Ｎ4 スペーサ４２を形成する。そのあと負の動作抵抗を有する部品を形成する予定の半導体ブロックの部分にマスク１７ｏを形成し、次にＮＭＯＳおよびＰＭＯＳトランジスタのスペーサ４２の化学エッチングを行う。そのあと、マスク１７ｏを取り外し、薄層４０を除去する。図６のｐに示した構成では、ＳｉＯ2 のスペーサ１０９／ＳｉＯ2 の薄層４０／Ｓｉ3 Ｎ4 のスペーサ４２の集合が広いスペーサ９を形成しているが、これはこのようにして得られる。
【００４６】
広いスペーサを形成するための２つの異なる絶縁部（二酸化珪素と窒化珪素）を使用することによって選択的化学エッチングを行うことができる。さらに二酸化珪素の薄層４０をあらかじめ形成することによって化学エッチングがこの薄層に止められ（裸のＳｉ）基板の上面ならびに二酸化珪素のスペーサ１０９のエッチングが防止される。
【００４７】
従って、このような方法によって、同じシリコンチップ上で厚さの異なるスペーサを簡単に、また効果的に得ることができる。
次に（図７のｑ）、負の動作抵抗を有する部品とＰＭＯＳの突出領域の上にマスク１７ｑを配置して、砒素の注入２９を行って、ＮＭＯＳトランジスタの高度ドープソース・ドレイン領域３０を形成する。ここで、このソース・ドレイン部分は、スペーサーの下にｎ+ ドーピング、ｎ+ 領域と絶縁（ＬＯＣＯＳ）部分の間にｎ++ドーピングを有することに注目すべきである。負の動作抵抗を有する部品のｎ++オーバドープ接触箇所４と、ＰＭＯＳトランジスタのウエルとの接触箇所も、この注入２９によって形成される。
【００４８】
図７のｒは、ＮＭＯＳトランジスタの部分、ＰＭＯＳトランジスタとウエルの接触箇所、および負の動作抵抗を有する部品の接触箇所４上にマスク１７ｒを配置したあとボロンの注入３１によって得る高度ドープ（ＰＭＯＳ）ドレイン・ソース部分３２の形成を示している。負の動作抵抗を有する部品のスペーサ９はマスクを形成するから、この注入にはまた負の動作抵抗を有する部品のＰ++オーバードープ「外因性ベース」領域１０ｅを形成する効果もある。言い換えると、この注入の変形例では、負の動作抵抗を有する部品の空乏可能部分の長さＬを決定するのはスペーサのベースでの厚さである。
【００４９】
負の動作抵抗を有する部品のスペーサ１０９のベースでの厚さが、空乏可能部分について望まれる長さＬよりも小さい場合には図７のｓに示したように、負の動作抵抗を有する部品の突出領域の上に、空乏可能部分の望ましい長さＬとスペーサのベースでの厚さの差に等しい所定の距離だけ両側にスペース１０９を越えて延びるマスク１７ｓを配置する必要がある。
【００５０】
製造方法の最終段階は、接触ホールのエッチングと、最終的な迅速アニーリングと、金属珪化物の層の形成と、このようにして形成された相互接続部のエッチングとアニーリングによって構成される。
【００５１】
本発明による部品の突出「エミッタ」領域のｎ+ ドープ領域８（図１）がアニーリング作業中にｎ+ オーバードープ部分からのドーパントの拡散によって得られることに注目すべきである。
【００５２】
本発明による負の動作抵抗を有する部品は、このようにして、図１に示したと同様の変形例で（図３のａから図７のｓまでに示した特定の選択の結果、オーバードープ部４とＬＯＣＯＳ１２に近い位置で）、また図２に示したと同様の（同じ差異内での）変形例では、用いるスペーサ、ならびにＰＭＯＳおよびＮＭＯＳ電界効果トランジスタのサイズにより、同一のシリコンチップ上で得られる。このような負の動作抵抗を有する部品は、結果としてＢｉＣＭＯＳ製造技術と両立でき、基板は共通のエミッタとして作用しない。さらに技術精通者には明らかなように、図４のｉの段階でオーバーエッチングＯＥを行わない場合、またＮＭＯＳトランジスタの部分をちょうど覆うマスクによって、図５のｋの段階のマスク１７ｋを置換する場合、ならびに広くないスペーサ１０９を形成する場合には、負の動作抵抗を有する部品の代わりに、不均等ドープ外因性ベース（ＬＤＥＢ）を備えた縦形バイポーラトランジスタが得られると思われる。
【００５３】
負の動作抵抗を有する部品の製造方法では、スペーサ９または１０９を形成し、オーバードープ領域１０ｅの注入を行ったあと、これらのスペーサを除去して突出領域２０６の側面縁部に垂直側面部２０９ａを含む厚さ１０５Ａの薄い絶縁部２０９（図８）を形成することができ、この垂直側面部２０９ａは負の動作抵抗を有する部品の空乏可能部分Ｚを形成する薄い部分の上の基板の上面で水平部分２０９ｂによりほぼ直角に延びている。メタライズ層の形成の最終段階で突出領域２０６の活性半導体領域に接して配置されたメタライズ層は、絶縁層の部分２０９ｂの上に配置された金属部分を組み入れる。
【００５４】
図９に示した負の動作抵抗を有する部品の実施例は、従って製造の終了時に得られる。
この図では、図１に示したものと同様の部分、または同様の機能を備えた部分は、図１のものに２００を加えた参照番号で表示してある。この２つの図における唯一の相違は次のようなものである。
【００５５】
金属部分２１３ｂ／絶縁層２０９ｂ／半導体部分２１０ｂ／ウエル２０２のスタック（堆積層）が、絶縁ゲート電界効果トランジスタを形成し、その薄い半導体部２１０ｂがチャネル領域を形成している。この変形例では、領域２０７と２０８はこの場合「コレクタ」領域を形成しているが、領域２０４と２０２はそれぞれ「外因性エミッタ」と「真性エミッタ」領域を形成し、領域２１０が「ベース」領域を形成している。
【００５６】
この部分の使用中、第一活性領域／第二活性領域（エミッタ／ベース）接合に順方向バイアスを加えるために、選ばれた固定電圧をメタライズ層２１５と２１４に加える。（メタライズ層２１５は、たとえば接地し、メタライズ層２１４はこの場合には０．５Ｖの正電圧に接続してある。） 一方、形成された電界効果トランジスタのチャネルを空乏とするための適当なバイアス電圧（この場合は、０Ｖから数Ｖへと上昇）を、第三活性領域（コレクタ）のメタライズ層に加え、こうして負の動作抵抗の構成が常にコレクタの電流／電圧ペアから得られる。
【００５７】
上に述べた各実施例（図１、２、９）では、個別の空乏手段（接合の電界効果、絶縁ゲート電界効果トランジスタの電界効果）を用いている。しかし接合の電界効果と絶縁ゲート電界効果トランジスタの電界効果を同時に用いた空乏手段を使用することも考えられる。この目的のため、絶縁層２０９ｂ上の金属部分を、第三活性領域のメタライズ層２１３から独立とすることができる。この場合、この第三活性領域が「エミッタ」領域を形成するが、第二活性領域が依然として「ベース」領域を形成し、第一活性領域が「コレクタ」領域を形成する。電界効果トランジスタ（そのチャネルが空乏可能部分を形成している）のゲートを形成する金属部分に適切な方法でバイアスを加える。さらに、コレクタ領域に選ばれた上昇するバイアス電圧を加えることによって、一方で電界効果トランジスタによって、もう一方でコレクタ／ベース接合によって２つの電界効果が生じ、これらがいっしょになって空乏可能部分の空乏化に貢献する。こうして、数Ｖの同じコレクタ電圧でさらに迅速に空乏化することができ、あるいは空乏可能部分の寸法上の要求（厚さと長さ）、またはドーパント濃度をそれほど強要されずにこのような空乏化を行うことができる。
【００５８】
上記ではシリコンにもとづいて説明したが、本発明による部品は、その他の半導体物質に基づいて形成することができる。さらに上記のすべての実施例では、メタライズ層をｎ++またはｐ++オーバードープ領域に形成した。使用される半導体物質がシリコンである場合にこれが好ましいことは技術精通者が知っている。しかしメタライズ層と充分な接触が直接得られるような半導体物質を用いるときは、これらの領域のオーバードーピングによって拘束されない。このような物質はＩＩＩ‐Ｖ物質の中に存在する。すなわち、元素の周期律表の第３列の元素と第５列の元素を同量に含む物質である。
【００５９】
本発明のすべての利点は上記の実施例に見られるが、用途によっては、空乏可能部分の下のオーバードープ部分を基板の第一活性領域内に形成すると有利であることがわかっている。この変形例は上記のすべての実施例と両立するが、図２ではオーバードープ部分だけが示されており、ＯＤＰとして表わされている。
【００６０】
空乏可能部分の上にこのようなオーバードープ部分が存在するために、オーバーエッチングＯＥの深さを浅くすることによって、場合によってはこのオーバーエッチングをなくすことによって、接合の深さを浅くして薄い空乏可能領域を得ることができ、また接合の基板部分の濃度を増し、空乏可能部分の空乏化を容易にすることができる。
【００６１】
さらに、オーバーエッチングの減少、すなわち空乏可能部分の厚さＥの増加によって、空乏可能部分Ｚと第二活性領域１１０の第一部分１１０ａの間の境界に形成されたコーナーの部分での電流漏れを制限することができる。
【００６２】
一般に薄い部分Ｚの下でのこのオーバードープ基板部分ＯＤＰの形成は、基板と同じタイプの導電性を有するドーパントを薄い部分の下にある基板の部分に深部注入することによって行われる。基板がｎ型である場合には砒素の深部注入を第二ｐ型活性領域１１０を通って基板に達するような用量とエネルギーで行い、これをこの部分の導電性のタイプを変えずに行う。たとえば砒素の注入を、注入表面のｃｍ2 あたり２×１０12の用量で、また１０17ｃｍ-3のピークで、５００ｋｅＶのエネルギーで行う。
【００６３】
このようにして、このようなドーパントの深部注入を行わない実施例に比べて、オーバーエッチングＯＥを約２０％減少させることができる。
このドーパントの深部注入は、上記の製造方法に完全に組入れられている。
広いスペーサーを用いる場合には、砒素の注入は、第一絶縁側面領域１０９（図５のｍ）を形成したあと、広い絶縁側面領域９（図６のｎ〜図６のｐ）を形成する前に行う。
【００６４】
空乏可能部分の幅Ｌよりも広い幅のスペーサ１０９を用いる場合には、砒素の注入は図７のｓに示したマスク１７ｓを配置する前に行うと有利である。
このような２つの砒素深部注入方法によって、空乏可能部分の下にある基板のオーバードープ部分が空乏可能部分と第二活性領域１１０の第一部分１１０ａの間の境界からいくらかの距離だけ延びており、これによってスペーサのコーナーからいくらかの距離にわたって空乏可能部分の空乏化を集中する効果が得られ、電流漏れが制限されることは技術精通者には明らかである。
もちろん、基板がｐ型の場合には砒素の深部注入を、たとえばボロン（硼素）の深部注入によって置き換えることが必要である。
【図面の簡単な説明】
【図１】本発明による電子部品の第一の実施例の図である。
【図２】本発明による部品の第二の実施例の部分図である。
【図３】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図４】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図５】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図６】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図７】本発明による半導体電子部品の製造方法の各段階の一部を示す図である。
【図８】上記の製造方法の一つの変形例を示す図である。
【図９】本発明による電子部品のもう一つの実施例の図である。
【符号の説明】
１ 部品
２，４ 第一活性領域（第一半導体部分）
３ 半導体基板
５ 上面
６ 突出領域
７，８ 第三活性領域
９ 絶縁側面領域（スペーサ）
１０ 第二活性領域（第一半導体層）
１０ａ 第二活性領域の第一部分
１０ｂ 第二活性領域の第二部分
１１ 空乏化手段１１；２１３ｂ，２０９ｂ，２１１
１３，１４，１５ メタライズ層
Ｅ 厚さ
Ｌ 長さ
Ｚ 空乏可能部分
Claims (20)
- 負の動作抵抗の構成を示すことのできる半導体電子部品であって、
半導体基板と、
前記半導体基板の中に第一のタイプの導電性を有する第一活性領域と、
前記第一のタイプの導電性を有する第三活性領域を含み、前記半導体基板の上面に位置する突出領域と、
前記第一のタイプの導電性と反対の第二のタイプの導電性を有し、前記第一活性領域と前記半導体基板の上面の間に配置され、前記第三活性領域の下に位置する第一部分と、オーバードープされた領域からなる部分と、前記第一活性領域と前記半導体基板の上面との間に前記第一部分から延びる空乏可能領域とからなる第二活性領域と、
前記第一活性領域、前記オーバードープされた領域上の前記第二活性領域、前記第三活性領域のそれぞれに接する第一、第二、第三のメタライズ層と、
選ばれたバイアス電圧の作用のもとに、前記第一活性領域と前記第二活性領域との間の接合からなり、前記第一のメタライズ層に前記バイアス電圧が加えられることにより前記空乏可能領域を空乏化する空乏手段とを、
有する半導体電子部品。 - 前記空乏可能領域が前記第二活性領域の第二部分によって形成される請求項１に記載の半導体電子部品。
- 前記第二活性領域の前記第二部分は、前記第二活性領域の前記第一部分よりも薄い請求項２に記載の半導体電子部品。
- 前記第一部分と前記第二部分は、等しいドーパント濃度を有し、前記第二部分は、厚さが下限の厚さと上限の厚さとの間にあり、前記下限の厚さと前記上限の厚さが前記ドーパント濃度の値に関連している請求項２又は３に記載の半導体電子部品。
- 前記ドーパント濃度は約１０17ｃｍ-3であり、前記空乏可能領域の厚さが約０．１５μｍである請求項４に記載の半導体電子部品。
- 前記第一活性領域は、前記空乏可能領域の下にオーバドープ基板部分を含む請求項１〜５のいずれか１つに記載の半導体電子部品。
- 前記オーバドープ基板部分が、前記空乏可能領域と前記第二活性領域の前記第一部分との境界から延びている請求項６に記載の半導体電子部品。
- 前記第二活性領域の前記第二部分の長さが、少なくとも所定の下限の長さに等しい請求項２〜７のいずれか１つに記載の半導体電子部品。
- 前記所定の下限の長さが０．３μｍである請求項８に記載の半導体電子部品。
- 前記所定の下限の長さが０．５μｍである請求項８に記載の半導体電子部品。
- 前記突出領域が、前記第三活性領域のそれぞれの側に絶縁領域を含み、前記空乏可能領域の一部の上の一部分に載っている請求項１〜１０のいずれか１つに記載の半導体電子部品。
- 前記突出領域が、前記第三活性領域のそれぞれの側に絶縁領域を含み、前記空乏可能領域の前記一部の上の全体部分に載っている請求項１〜１０のいずれか１つに記載の半導体電子部品。
- 前記絶縁領域は、異なる絶縁材料からなる請求項１１又は１２に記載の半導体電子部品。
- 前記空乏手段は、前記第一活性領域と前記空乏可能領域を形成する前記第二部分との間に接合（ジャンクション）を含む請求項２〜１３のいずれか１つに記載の半導体電子部品。
- 前記半導体基板の上面の前記空乏可能領域上に配置された絶縁層上に載っている金属部分を含み、前記金属部分／前記絶縁層／前記空乏可能領域／前記第一活性領域のスタック（堆積層）が、絶縁ゲート電界効果トランジスタを形成し、前記金属部分がゲートを形成し、チャネル領域が前記空乏可能領域を形成する請求項１〜１４のいずれか１つに記載の半導体電子部品。
- 前記空乏手段が、前記絶縁ゲート電界効果トランジスタの前記ゲートを含む請求項１５に記載の半導体電子部品。
- 前記突出領域は、前記空乏可能領域の上にある前記第三活性領域の側面縁部に絶縁領域を有し、前記絶縁領域は前記第三活性領域の端に位置する第１ポーションを含み、前記第１ポーションは前記絶縁層を形成する第２ポーションに対して直角に延びた構成であり、前記第三のメタライズ層が前記金属部分に組み込まれている請求項１５又は１６に記載の半導体電子部品。
- 負の動作抵抗の構成を示すことのできる半導体電子部品であって、
半導体基板と、
前記半導体基板の中に第一のタイプの導電性を有する第一活性領域と、
前記第一のタイプの導電性を有する第三活性領域を含み、前記半導体基板の上面に位置する突出領域と、
前記第一のタイプの導電性と反対の第二のタイプの導電性を有し、前記第一活性領域と前記半導体基板の上面の間に配置され、前記第三活性領域の下に位置する第一部分と、オーバードープされた領域からなる部分と、前記第一活性領域と前記半導体基板の上面との間に前記第一部分から延びる空乏可能領域とからなる第二活性領域と、
前記第一活性領域、前記オーバードープされた領域上の前記第二活性領域、前記第三活性領域のそれぞれに接する第一、第二、第三のメタライズ層と、
選ばれたバイアス電圧の作用のもとに、前記第一活性領域と前記第二活性領域との間の接合からなり、前記第一のメタライズ層に前記バイアス電圧が加えられることにより前記空乏可能領域を空乏化する空乏手段とを有し、
前記半導体基板の上面の前記空乏可能領域上に配置された絶縁層上に載っている金属部分を含み、前記金属部分／前記絶縁層／前記空乏可能領域／前記第一活性領域のスタック（堆積層）が、絶縁ゲート電界効果トランジスタを形成し、前記金属部分がゲートを形成し、チャネル領域が前記空乏可能領域を形成し、前記空乏手段が、前記絶縁ゲート電界効果トランジスタの前記ゲートを含み、
前記突出領域は、前記空乏可能領域の上にある前記第三活性領域の側面縁部に絶縁領域を有し、
前記絶縁領域は異なる絶縁材料からなり、
前記空乏手段は、前記第一活性領域と前記空乏可能領域を形成する前記第二部分との間に接合（ジャンクション）を含み、
それぞれの絶縁領域は、前記第三活性領域の端に位置する第１ポーションを含み、前記第１ポーションは前記絶縁層を形成する第２ポーションに対して直角に延びた構成であり、前記第三活性領域に接して位置するメタライズ層が前記金属部分に組み込まれている半導体電子部品。 - 請求項１に記載の半導体電子部品の使用方法であって、
前記第三活性領域／前記第二活性領域接合に順方向バイアスを加えるために、前記第二、第三のメタライズ層に選ばれた固定電圧を加え、
前記空乏可能領域を空乏とするため、前記第一活性領域／前記第二活性領域接合に逆方向バイアスを加えるに適した可変バイアス電圧を前記第一のメタライズ層に加え、前記第一活性領域で得た電流／電圧関係から負の動作抵抗を得る方法。 - 請求項１７に記載の半導体電子部品の使用方法であって、
前記第一活性領域／前記第二活性領域接合に順方向バイアスを加えるために、前記第一、第二のメタライズ層に選ばれた固定電圧を加え、
前記絶縁ゲート電界効果トランジスタのチャネルを空乏化するのに適したバイアス電圧を前記第三のメタライズ層に加え、前記第三活性領域で得た電流／電圧関係から負の動作抵抗を得る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9300197A FR2700418B1 (fr) | 1993-01-12 | 1993-01-12 | Composant électronique capable de résistance dynamique négative et procédé de fabrication correspondant. |
| FR9300197 | 1993-01-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283671A JPH06283671A (ja) | 1994-10-07 |
| JP3746306B2 true JP3746306B2 (ja) | 2006-02-15 |
Family
ID=9442957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01217894A Expired - Fee Related JP3746306B2 (ja) | 1993-01-12 | 1994-01-10 | 負の動作抵抗の可能な半導体電子部品及びその使用方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5465001A (ja) |
| EP (1) | EP0607075B1 (ja) |
| JP (1) | JP3746306B2 (ja) |
| DE (1) | DE69432494D1 (ja) |
| FR (1) | FR2700418B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3333813B2 (ja) * | 1996-11-20 | 2002-10-15 | トヨタ自動車株式会社 | 乗員保護装置の起動制御装置 |
| JP2000232167A (ja) * | 1999-02-08 | 2000-08-22 | Texas Instr Inc <Ti> | より少ないマスク・ステップによる高信頼性高性能のコア・トランジスタおよびｉ／ｏトランジスタのための新規な混合電圧ｃｍｏｓ処理 |
| US9306042B2 (en) * | 2014-02-18 | 2016-04-05 | International Business Machines Corporation | Bipolar transistor with carbon alloyed contacts |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1397789A (en) * | 1970-01-02 | 1975-06-18 | Post Office | Electrical networks |
| US4032961A (en) * | 1974-10-16 | 1977-06-28 | General Electric Company | Gate modulated bipolar transistor |
| US4337474A (en) * | 1978-08-31 | 1982-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| SE433907B (sv) * | 1980-05-30 | 1984-06-25 | Duni Bila Ab | Formanpassande dyna |
| JPS58138078A (ja) * | 1982-02-10 | 1983-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPS60176228A (ja) * | 1984-02-23 | 1985-09-10 | Toshiba Corp | 半導体装置の製造方法 |
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JPH027529A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | バイポーラトランジスタ及びその製造方法 |
| JPH0244758A (ja) * | 1988-08-05 | 1990-02-14 | Koudenshi Kogyo Kenkyusho:Kk | ベース変調形バイポーラ・トランジスタ |
| US5006476A (en) * | 1988-09-07 | 1991-04-09 | North American Philips Corp., Signetics Division | Transistor manufacturing process using three-step base doping |
| GB8926414D0 (en) * | 1989-11-18 | 1990-01-10 | Lsi Logic Europ | Bipolar junction transistors |
-
1993
- 1993-01-12 FR FR9300197A patent/FR2700418B1/fr not_active Expired - Fee Related
-
1994
- 1994-01-07 US US08/178,574 patent/US5465001A/en not_active Expired - Lifetime
- 1994-01-10 JP JP01217894A patent/JP3746306B2/ja not_active Expired - Fee Related
- 1994-01-10 DE DE69432494T patent/DE69432494D1/de not_active Expired - Lifetime
- 1994-01-10 EP EP94400052A patent/EP0607075B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283671A (ja) | 1994-10-07 |
| DE69432494D1 (de) | 2003-05-22 |
| US5465001A (en) | 1995-11-07 |
| EP0607075B1 (fr) | 2003-04-16 |
| EP0607075A1 (fr) | 1994-07-20 |
| FR2700418A1 (fr) | 1994-07-13 |
| FR2700418B1 (fr) | 1995-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4965220A (en) | Method of manufacturing a semiconductor integrated circuit device comprising an MOS transistor and a bipolar transistor | |
| JPH06326306A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| US5082796A (en) | Use of polysilicon layer for local interconnect in a CMOS or BiCMOS technology incorporating sidewall spacers | |
| US20060027895A1 (en) | Forming lateral bipolar junction transistor in CMOS flow | |
| EP0435257A2 (en) | Fabrication method for biMOS semiconductor device with improved speed and reliability | |
| US5552624A (en) | Multi-function electronic component, especially negative dynamic resistance element, and corresponding method of fabrication | |
| US4966858A (en) | Method of fabricating a lateral semiconductor structure including field plates for self-alignment | |
| US6180442B1 (en) | Bipolar transistor with an inhomogeneous emitter in a BICMOS integrated circuit method | |
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| KR20020069002A (ko) | 인듐-증진형 바이폴라 트랜지스터 | |
| US20090114950A1 (en) | Semiconductor Device and Method of Manufacturing such a Device | |
| US5081518A (en) | Use of a polysilicon layer for local interconnect in a CMOS or BICMOS technology incorporating sidewall spacers | |
| US6146982A (en) | Method for producing a low-impedance contact between a metallizing layer and a semiconductor material | |
| JP3746306B2 (ja) | 負の動作抵抗の可能な半導体電子部品及びその使用方法 | |
| US4109273A (en) | Contact electrode for semiconductor component | |
| US20040046186A1 (en) | Bipolar transistors and methods of manufacturing the same | |
| JP2000058665A (ja) | 半導体装置及びその製造方法 | |
| US5506156A (en) | Method of fabricating bipolar transistor having high speed and MOS transistor having small size | |
| US5597757A (en) | Method of manufacturing a semiconductor device including bipolar and MOS transistors | |
| KR100395159B1 (ko) | 규소게르마늄을 이용한 바이씨모스 소자 제조 방법 | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 | |
| US6117718A (en) | Method for forming BJT via formulation of high voltage device in ULSI | |
| KR0167664B1 (ko) | 반도체소자 제조방법 | |
| KR100274604B1 (ko) | 반도체장치제조방법 | |
| US7465638B2 (en) | Bipolar transistor and fabricating method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040813 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040818 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050816 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |