KR0167664B1

KR0167664B1 - 반도체소자 제조방법

Info

Publication number: KR0167664B1
Application number: KR1019950043273A
Authority: KR
Inventors: 김천수
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-11-23
Filing date: 1995-11-23
Publication date: 1999-02-01

Abstract

본 발명은 반도체소자 제조방벙에 관한 것으로, 접합 커패시턴트를 줄이기 위해 채널 이온주입에 의해 카운터 웰을 형성하는 방법에 관한 것이다.

본 발명은 반도체기판의 소정영역내에 제1도잔형의 웰을 형성하는 단계와, 상기 반도체기판상에 게이트산화막과 게이트전극을 순차적으로 형성하는 단계, 제2도전형의 이온을 주입하여 상기 게이트전극 양단의 상기 제1도전형 웰내에 카운터 웰을 형성하는 단계, 및 제2도전형의 이온을 주입하여 상기 카운터 웰 표면부위에 소오스 및 드레인영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법

제1도는 본 발명에 의한 반도체소자 제조방법을 도시한 공정순서도.

* 도면의 주요분분에 대한 부호의 설명

1 : 반도체소자 2 : 필드산화막

3 : 웰 4 : 게이트산화막

5 : 게이트전극 6 : 절연막 스페이서

7 : 카운터 웰 8 : 소오스 및 드레인영역

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 접합 커패시턴트(junction capacitance)를 줄이기 위해 채널 이온주입에 의해 카운터 웰(counter well)을 형성하는 방법에 관한 것이다.

고집적 반도체소자 및 낮은 전력에서 동작가능한 소자를 실현하기 위해서는 기생 커패시턴트(prastic capacitance), 즉 소오스 및 드레인영역과 같은 불순물 접합영역으로 인해 발생하는 접합 커패시턴트(junction capacitance)를 줄여야 한다. 접합 커패시턴트르 감소시키기 위해 종래의 기술로는 SIMOX(seperation by implanted oxidation) 기판이나 국부 채널 도핑(local channel doping)방법등을 사용하고 있다. 이들 방법은 소자분리영역 형성전에 예컨데 기판내에 산소이온을 주입하여 산화층을 형성함으로써 (SIMOX) 포획(capturing) 효과등에 의해 채널영역에서의 기생 커패시턴트를 감소시키는 것이다.

그러나 이러한 종래의 기술의 웨이퍼 비용의 중가와 공정의 복잡해지는 문제가 있다.

본 발명은 이와 같은 문제르 해결하기 위한 것으로, 이온주입시 채널링 효과(channeling effect)를 이용하여 접합 커패시턴트를 감소시킬 수 있도록 한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판의 소정영역내에 제1도전형의 웰을 형성하는 단계와, 상기 반도체기판상의 게이트산화막과 게이트전극을 순차적으로 형성하는 단계, 제2도 전형의 이온을 주입하여 상기 게이트전극 양단의 상기 제1도전형 웰내에 카운터 웰을 형성하는 단계, 및 제2도전형의 이온을 주입하여 카운터 웰 표면부위에 소오스 및 드레인영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명은 간단한 공정에 의해 마스크의 추가없이 행할 수 있는 셀프 얼라인(self-aligned) 공정으로 낮은 접합 커패시턴트를 얻을 수 있도록 한 것이다.

제1도를 참조하여 본 발명을 설명하면 다음과 같다.

먼저, 제1도 (a)에 도시한 바와 같이 반도체소자(1)의 소자분리영역에 일반적인 LOCOS(local oxidation of silicon) 공정을 통해 약 3600Å정도 두께의 필드산화막(2)을 형성한 후, 이온주입에 의해 상기 필드산화막(2)에 의해 정의된 활설영역의 기판내 웰(3)을 형성한다.

다음에 제1도 (b)에 도시된 바와 같이 기판상에 게이트산화막(4)을 약 70Å정도의 두께로 형성하고, 이위에 게이트전극 형성을 위한 도전물질로서, 예컨데 폴리실리콘을 약 2000Å정도의 두께로 증착한 후, 폴리실리콘층 및 게이트산화막을 사진식각공정을 통해 소정의 게이트패턴으로 패터닝하여 게이트전극(5)을 형성한다. 이어서 기판 전면에 절연층으로서, 예컨데 LTO(low temperature oxide)를 증착한 후, 이를 에치백하여 게이트전극 측벽에 절연막 스페이서(6)를 형상한다.

이어서 제1도 (c)에 도시한 바와 같이 상기 웰(3)영역의 도전형과 반대 도전형으로 채널 이온주입을 실시하여 카운터 웰(7)을 형성한다. 이때, 웰(3)영역이 p형일 경우에는 예컨데, 포스포러스(phosphrus)를 5×10¹³㎝^-2의 도우즈(dose)로 50KeV의 에너지에 주입하고, 웰(3)영역이 n형일 경우에는 보론(boron)을 7×10¹³㎝^-2의 도우즈(dose)로 20KeV의 에너지에 의해 주입하여 카운터 웰(7)을 형성한다.

다음에 제1도 (d)에 도시한 바와 같이 상기 웰(3)영역의 도전형과 반대 도전형의 이온을 주입한 후, 어닐링(annealing)를 실시하여 게이트전극(5) 양단의 상기 카운터 웰(7)영역내에 소오스 및 드레인영역(8)을 형성함과 동시에 상기 카운터 웰(7)의 주입된 이온이 도핑되도록 한다. 이때, 상기 웰(3)영역이 p형일 경우애는 As를 3×10¹⁵㎝^-2의 도우즈(dose)로 50KeV의 에너지에 의해 주입하고, 웰(3)영역이 n형일 경우에는 BF₂를 3×10¹⁵㎝^-2의 도우즈(dose)로 20KeV의 에너지에 의해 주입하여 소오스 및 드레인영역(8)을 형성한다. 상기 카운터 웰(7)과 소오스 및 드레인영역은 별도의 마스크 필요없이 게이트 전극을 이용한 셀프 얼라인공정에 의해 형성할 수 있다.

Claims

반도체기판의 소정영역내에 제1도전형의 웰을 형성하는 단계와, 상기 반도체기판상의 게이트산화막과 게이트전극을 순차적으로 형성하는 단계, 제2도전형의 이온을 주입하여 상기 게이트전극 양단의 상기 제1도전형 웰내에 카운터 웰을 형성하는 단계, 및 제2도전형의 이온을 주입하여 카운터 웰 표면부위에 소오스 및 드레인영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
제1항에 있어서, 상기 웰을 p형 이온을 주입하여 형성하고, 상기 카운터 웰을 n형 이온인 포스포러스를 5×10¹³㎝^-2의 도우즈로 50KeV의 에너지에 주입하여 형성하는 것을 특징으로 하는 반도체소자 제조방법.
제1항에 있어서, 상기 웰을 n형 이온을 주입하여 형성하고, 상기 카운터 웰을 n형 이온인 보론을 7×10¹³㎝^-2의 도우즈로 20KeV의 에너지에 주입하여 형성하는 것을 특징으로 하는 반도체소자 제조방법.
제1항에 있어서, 상기 웰을 p형 이온을 주입하여 형성하고, 상기 소오스 및 드레인영역을 n형 이온인 As를 3×10¹⁵㎝^-2의 도우즈로 50KeV의 에너지에 주입하여 형성하는 것을 특징으로 하는 반도체소자 제조방법.
제1항에 있어서, 상기 웰을 n형 이온을 주입하여 형성하고, 상기 소오스 및 드레인영역을 p형 이온인 BF₂3×10¹⁵㎝^-2의 도우즈로 20KeV의 에너지에 주입하여 형성하는 것을 특징으로 하는 반도체소자 제조방법.
제1항에 있어서, 상시 소오스 및 드레인영역 형성을 위한 제2도전형 이온주입후 어닐링공정을 행하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자 제조방법.