KR970000470B1 - 모스(mos) 전계효과 트랜지스터 및 그것의 제조방법 - Google Patents

모스(mos) 전계효과 트랜지스터 및 그것의 제조방법 Download PDF

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Abstract

내용없음

Description

모스(MOS)전계효과 트랜지스터 및 그것의 제조방법
제1도는 본 발명에 따른 MOSFET의 단면도.
제2a도 내지 제2m도는 본 발명에 따른 GR(gate-recessed)-MOSFET의 제조공정을 순서대로 나타낸 단면도.
제3도는 컴퓨터 시뮬레이션에 따른 SD(single drain)-MOSFET, LDD(lightly doped drain)-MOSFET와, GR-MOSFET의 각 표면에서의 전계를 나타낸 도면.
제4도는 종래의 LDD-nMOSFET와 본 발명에 따른 GR-nMOSFET의 유효채널 길이(Leff)에 따른 DIBL(drain-induced barrier lowering) 특성을 나타낸 도면.
제5도는 LDD-nMOSFET와 GR-nMOSFET의 유효채널 길이에 따른 문턱전압 저하현상을 나타낸 도면.
제6도는 LDD-nMOSFET와 GR-nMOSFET의 전류-전압 전달특성을 나타낸 도면.
제7도는 LDD-nMOSFET와 GR-nMOSFET의 포화전류를 나타낸 도면.
제8도는 전형적인 LDD-MOSFET의 구조를 나타낸 단면도.
제9도는 LDD-MOSFET 표면에서의 불순물 농도를 나타낸 도면.
제10도는 본 발명에 따른 GR-MOSFET 표면에서의 불순물 농도를 나타낸 도면
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 웰(well)
3,5,7,7a,9,91 : 산화막 4,6 : 질화막
8,8a : 채널영역 10,10a : 게이트
11,11a : 소스/드레인, P/R : 포토레지스트
본 발명은 MOSFET(Metal oxide Semiconductor Field Effect Transistor)의 제조방법에 관한 것으로, 특히 반도체 기억 장치의 셀 트랜지스터로서 또는 고전압 트랜지스터로서 이용할 수 있는 MOSFET 및 그 제조방법에 관한 것이다.
급변하는 현대사회는 각종 분야에서 고도의 정보화가 가속화됨에 따라 많은 정보의 기억 및 처리를 필요로 하게 되었다.
따라서, 기억소자의 대용량화와 고속화를 위한 반도체 소자의 축소가 급속히 진행되어 0.3㎛이하의 게이트 길이를 갖는 MOSFET들이 상용화되고 있다.
그러나, 이러한 반도체 소자의 극미세화는 소자의 내부 전계를 증가시켜서 핫 캐리어(hot carrier)의 증가를 초래한다.
이에 따라, 소자의 수명단축, 2차원적 전하의 공유에 의한 문턱전압(threshold voltage)(Vr)의 저하, 드레인 전계의 침투에 의한 누설전류의 증가, 소스/드레인의 저항증가로 인한 전류구동능력의 저하, 0.1㎛이하의 접합깊이를 갖는 소스/드레인 접합을 만들어야 하는 공정상의 어려움 등과 같은 수많은 문제점들이 야기된다.
이와 같은 문제점들은 종래의 기본적인 MOS 소자의 구조인 LDD(lightly doped drain) 구조 MOSFET의 도핑 프러파일(doping profile)과 제작공정에서 파생되는 것들로서, 제8도를 참조하면서 종래의 LDD MOSFET 살펴보면 다음과 같다.
이 구조를 제작하기 위해서는 활성영역에 먼저 1017㎝-3정도의 채널 분순물을 주입하고 이어 게이트 산화막을 기른 후 다결정 실리콘 게이트를 형성한다.
이후, 1018㎝-3정도의 농도를 갖는 LDD 영역을 만들고 산화막 또는 질화막을 증착하여 게이트의 양측에 약 0.1㎛정도의 두께로 측벽(side wall)을 형성하여 상기 LDD 영역을 보호한 다음 카운터 도핑에 의해 1020㎝-3높은 갖는 소스/드레인을 형성한다.
그러나, 이 구조에서는, MOS 소자가 0.2㎛ 이하의 극미세 영역으로 축될 수록 채널 불순물의 주입량이 증가해야 함을 고려할 때, 채널과 접촉하는 드레인의 끝부분에서 전계가 수 MV/㎝이상으로 증가되는데, 이와 같은 고전계로 인하여 핫 캐리어의 발생이 증가되어 소자의 신뢰도가 떨어지고 수명이 단축된다.
또한, 이 구조에서는 소자의 크기(device demension)가 0.1㎛ 정도로 축소(scale-down)되면 불순물의 농도차가 크지 않은 채널영역과 LDD 영역 상호간에는 불순물 보상효과(impurity compensation effect)를 일으키기 때문에 소자의 제작공정에서 그 크기를 정확하게 제어하는 데는 상당한 어려움이 따르게 된다.
이와 함께, 소자의 축소에 비례하여 저하되는 전규구동 능력을 보상해 주기 위해 상 LDD 영역 영역의 불순물 농도를 증가시키게 되면 소자의 문턱전압(VT)이 저하되는 현상이 중대할 뿐 아니라, 드레인 전계가 소스쪽으로 침투하게 되어 누설전류가 증가된다.
따라서, 이 구조의 소자가 적용된 장치의 경우 장치의 사용이 없어도 상당량의 전력이 소모되는 결함을 갖게 된다.
즉, 이 구조의 소자는 상대적으로 전력소모가 많은 문제점을 갖고 있다.
또한, MOS 소자가 0.2㎛ 이하의 영역으로 축소됨에 따라서 발생되는 짧은 채널효과(short channel effect)와 펀치쓰루(punch-through) 현상을 막기 위해서는 소스/드레인의 접합 깊이가 0.1㎛ 이하로 얕아져야 하는데, 이러한 제약은 공정의 어려움을 증대시킬 뿐만 아니라 새로운 공정의 개발에 대한 경제적 부담을 야기시킨다.
이러한 제약은 또한 소스/드레인의 저항을 증가시켜서 소자의 전류구동 능력을 저하시키게 된다.
이상에서 상세히 설명된 종래의 LDD 구조소자가 갖는 문제점들을 대부분 제9도에 도시된 바와 같은 수평방향의 불산물 분포에 그 원인이 있다.
본 발명의 목적은 0.3㎛ 이하의 게이트 길이를 갖는 MOSFET의 수명을 연장하고 소자의 신뢰도와 성능을 향상시킬 있는 구조의 MOSFET를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 종래의 LDD MOSFET를 제조하기 위한 마스크들의 변경없이 그들을 그대로 사용하여 종래 구조의 소자가 갖는 문제점들을 해결할 수 있는 구조의 MOSFET를 제조하는 방법을 제공하는 것이다.
본 명세서에서는 종래의 문제점들이 수평방향의 불순물 분포에 기인하다는 것에 착안하여 소스/드레인과 채널이 만나는 곳에서의 불순물 농도가 낮아지고 구조의 MOS 전계효과 트랜지스터(GR-MOSFET)의 제작방법이 개시된다.
상기한 목적들을 달성하기 위한 본 발명의 소자는 제1형(예를 들면, p형)의 기판에 제2형(예를들면, n형)의 불순물을 각각 주입하는 것에 의해 형성되는 소스영역 및 드레인 영역과, 상기 제1형의 불순물을 주입하는 것에 의해 형성되는 채널영역과, 이 채널영역 위로 순차로 형성되는 게이트 산화막 및 게이트와, 상기 소스영역 및 상기 드레인 영역과 인접한 상기 채널영역 위의 상기 게이트 산화막의 양끝부분에 각각 형성되는 새부릴 산화막들을 추가로 포함하고, 상기 채널영역은 상기 소스영역 및 상기 드레인 영역의 표면보다 침강된 표면을 갖고 자기정렬로 할로 도핑된 불순물 프로파일을 가지며, 상기 소스 영역 및 상기 드레인 영역은 상기 채널영역쪽으로 갈수록 불순물의 농도가 서서히 감소하는 경사 도핑 프러파일을 갖는 것이 특징이다.
본 발명에 따른 소자의 다른 특징으로서 상기 게이트는 상기 새부리 산화막들 위에 소정의 길이로 각각 겹쳐지는 영역들을 갖도록 정의되는 것이다.
본 발명에 따른 소자의 또다른 특징으로 상기 게이트의 상기 겹쳐지는 영역들 각각은 서로 상이한 길이를 갖고, 상기 소스영역과 상기 드레인 영역 각각은 상기 채널영역 쪽으로 서로 상이한 확산길이를 갖는 것이다.
상기한 목적들을 달성하기 위한 본 발명의 방법은 제1형(예를 들면, p형) 실리콘 기판에 제2형(예를들면, n형)의 웰을 형성하고 소정의 두께로 제1산화막을 성장시킨 후 이 제1산화막 위에 소정의 두께로 제1질화막을 증착하고 활성영역(active region)을 정의하는 단계와, 비활성영역(inactive region)의 상기 제1질화막을 제거하고 소자분리와 문턱전압의 조절을 위한 이온주입을 수행하는 단계와, 상기 비활성 영역에 상기 소자분리를 위한 제2산화막을 소정의 두께로 형성하고, 상기 제1질화막을 제거한 후 소정의 두께로 제2질화막을 증착하고 채널이 형성될 채널여액(channel area) 위의 상기 제2질화막을 제거하여 상기 제1산화막이 드러나게 하는 단계와, 열산화에 의해 상기 채널영역에 제3산화막을 형성하고 상기 제2형의 MOSFET용 소스/드레인을 형성하기 위해 저농도로 상기 제2형의 불순물 이온을 주입하고, 상기 제1형의 MOSFET용 소스/드레인을 형성하기 위해 상기 제1형의 불순물 이온을 저농도로 주입하는 단계와, 상기 채널영역에 형성된 상기 제3산화막을 제거하되, 상기 소스/드레인의 불순물 농도가 상기 채널영역 쪽으로 갈수록 감소되는 경사(sloped and graded) 도핑 프러파일을 갖도록 하기 위해 상기 제3산화막의 양쪽 가장자리 부분에 각각 형성된 새부리 산화막(bird's beak oxide)을 남기고 제거한 후 상기 새부리 산화막을 소스/드레인 마스크로서 사용하고 소정의 불순물 이온들을 차례로 주입하여 상기 제2형의 상기 MOSFET용 및 상기 제1형의 MOSFET용 채널들을 각각 형성하는 단계와, 오염물질을 제거하고 손상부분을 복귀하기 위해 세정을 수행한 후 게이트 열산화를 수행하여 소정의 두께로 게이트 산화막을 형성하고 소정의 두께로 다결정 실리콘을 증착하여 게이트를 정의하는 단계와, 상기 제1형의 상기 MOSFET와 상기 제2형의 상기 MOSFET에 각각 상기 제1형의 불순물과 상기 제2형의 불순물을 고농도로 도핑하여 상기 제1형의 소스/드레인과 상기 제2형의 소스/드레인을 각각 형성하고 전기적 활성화를 위해 산소 분위기에서 약 15초동안 급속열처리(RTA)를 수행하는 단계와, 전기적 절연을 위해 소정의 두께로 제4산화막을 증착하고 전기적 접촉창을 형성한 후, 소정의 두께로 알루미늄을 증착하고 메탈 마스킹을 수행하여 전기적 연결을 완료하고 수소/질소 분위기에서 약 30분 동안 열처리를 수행하는 단계를 포함하는 것이 특징이다.
이제부터 본 발명의 바람직한 실시예를 통한 본 발명에 대해 상세히 설명한다.
[실시예]
제2a도 내지 제2m도는 본 발명의 바람직한 실시예에 따른 MOSFET의 제조방법을 공정순서로 나타낸 단면도로서, 이를 참조하면서 본 실시예에 대해 상세히 설명하면 다음과 같다.
먼저, 제2a도에 도시된 바와 같이 p형의 실리콘 기판(1)에 산화막을 성장시켜 무산소 실리콘층을 형성한 후 n-웰 마스킹(n-well masking)을 수행하여 웰이 될 부분의 상기 산화막을 제거한다.
이어, 상기 웰영역에 130KeV, 1×1013㎝-2의 도우즈(dose)로인(phosphorus) 이온을 주입한 후 1100℃ 정도의 온도에서 약 14시간 동안 확산시켜 3㎛ 정도의 깊이로 n-웰(2)을 형성한다.
그후, 남아있는 산화막을 모두 제거하고 45nm정도의 두께로 완충 산화막(3)을 성장시킨다.
이어, 제2b도와 같이, 상기 완충 산화막(3) 위에 160nm 정도의 두께로 실리콘 질화막(4)을 증착하고 액티브마스킹(active masking)을 수행하여 활성영역을 정의한 후 비활성 영역의 상기 실리콘 질화막(4)을 제거하고 소자분리와 문턱전압의 조절을 위한 이온주이을 수행한다.
그후, 제2c도와 같이, 상기 비활성 영역에 LOCOS 성장법에 의해 소자분리를 위한 필드 산화막(field oxidation film) (5)을 500nm 정도의 두께로 형성하고 상기 실리콘 질화막(4)을 제거한다.
이어, 제2d도와 같이, 실리콘 질화막(6)을 75nm 정도의 두께로 얇게 증착하고 게이트 개방(gate-open)을 위한 마스킹을 수행한 후, 채널이 형성될 영역위의 상기 실리콘 질화막(6)을 제거한다.
그후, 제2e도와 같이, 약 900℃의 온도에서 상기 채널영역을 열산화시켜 350nm 정도의 두께로 상기 채널영역에 열산화막(gate recess oxide) (7)을 형성하여 nMOS 영역에 각각 자기정렬된 소스/드레인 영역을 정의하고, nMOS의 소스/드레인을 형성하기 위한 이온주입을 위해서 마스킹을 수행한 후 n-형의 불순물 이온으로서 인이온을 주입한다. 이와 같이 채널영역에 열산화막(7)을 형성함으로써 게이트 영역이 소스/드레인 영역보다 상대적으로 침강된(recessed)구조를 얻게 된다.
이어, 제2f도와 같이, pMOS의 소스/드레인을 형성하기 위한 이온주입을 위해서 마스킹을 수행한 후 p-형의 불순물 이온으로서 붕소(boron) 이온을 주입한다.
이와 같은 n-형 이온의 주입조건은 110KeV, 1×1015㎝-2이고, p-형 이온의 주입조건은 60KeV, 1×1015㎝-2이다.
이와 같은 이온주입에 의하면, 채널과 맞닿는 소스/드레인 끝부분은 채널이 형성될 영역의 양쪽 가장자리에 열산화에 의해 형성된 새부리 산화막(bird beak oxide)(7a)에 의해 소스/드레인에서 채널쪽으로 가면서 서서히 불순물의 농도가 감소하는 경사 도핑 프러파일(sloped and graded doping profile)을 갖게 되며, 상기 열산화막(7)으로 덮혀진 채널영역에는 소스/드레인 불순물이 침투하지 않는 상태가 된다.
즉, 상기 새부리 산화막(7a)에 의해 채널영역에서 자기정렬로 할로 도핑된(self-aligned halo doped) 불순물 프로파일을 얻게 된다.
이와 같이 수평방향으로 경사지는(graded) 농도분포는 드레인에서의 수평방향 전계를 낮추게 되는데(제3도 참조, 여기서, 채널전압(Vc) 및 드레인 전압(VP)은 3.3V, 게이트 길이(Lg)는 0.25㎛, 게이트 산화막의 두께 (Tox)는 10nm), 이런 전계의 저하에 의해 종래의 LDD 구조에 비해 핫 캐리어의 발생률이 10여배 줄어들게 됨으로써 소자의 수명이 연장되고, 소스와 채널이 만나는 부분의 불순물 농도가 낮아져 소스와 채널 사이의 내부 전위(built-in potential)가 높게 유지됨으로써 DIBL(drain-induced barrier lowering)과 문턱전압 저하를 개선해준다(제4도, 제5도 참조).
이상에서 설명된 소스/드레인의 형성을 위한 이온주입공정이 완료되면, 제2g도와 같이, 상기 실리콘 질화막(60을 마스크로서 이용하고 반응성 이온 식각법(reactive ion etching)에 의해 채널영역에 형성된 상기 열산화막(7)을 제거하고, 이어 nMOS의 문턱전압(Vr)의 조절과 펀치쓰루의 방지를 위한 이온주입을 위해 마스킹을 수행한 후 불순물 이온을 두차례 주입하여 n형의 채널(8)을 형성한다.
이와 같은 이온주입에서 새분리 산화막(7a)은 소스/드레인 마스크로서 사용되며, 문턱전압 조절을 위해서는 50KeV의 에너지, 2×1012㎝-2도우즈로 불화붕소(BF2) 이온을 주입하고, 펀치쓰루의 방지를 위해서는 60KeV의 에너지, 3×1012㎝-2도우즈로 붕소이온을 주입한다.
이상에서 설명된 공정들에 의해 채널영역이 소스/드레인 영역보다 침강된 구조를 얻게 된다.
이어, 제2h도와 같이, pMOS의 문턱전압 조절과 펀치쓰루 방지를 위한 이온주입을 위해 마스킹을 수행한 후 불순물 이온을 주입하여 p형의 채널(8a)을 형성한다.
이때, 매립채널(buried channel) 구조 pMOS의 경우, 문턱전압 조절을 위해서는 35KeV에너지, 9×1012㎝-2도우즈로 불화붕소 이온을 얕게 주입하고, 펀치쓰루 방지를 위해서는 150KeV에너지, 3×1012㎝-2도우즈로 인 이온을 주입한다.
이와 같은 문턱전압의 조절과 펀치쓰루의 방지를 위한 이온주입공정에서 상기 새부리 산화막(8)이 채널(8,8a)의 양쪽 가장자리로 갈수록 채널 불순물의 농도가 낮아지게 하는 역할을 해서 소스/드레인 불순물과 채널불순물 상호간에 발생되는 불순물 보상효과(impurity compesation effect)를 막아주고, 소스/드레인 쪽의 기판의 농도를 증가시키지 않고 채널(8,8a)의 불순물 농도만을 높여줌으로써 소스/드레인의 접합용량(junction capacitance)이 줄어들게 되어 소자의 동작속도가 향상된다.
이상과 같은 공정이 완료되면, 이온주입과 반응성 이온식각(RIE)에 의해 채널영역에 생긴 오염물질을 제거하고 손상부분을 복귀하기 위해 탈이온수로 질소 버블링에 의해 20분 정도 세정을 수행한 후 게이트 열산화를 수행하여, 제2i도와 같이, 10nm 정도의 두께를 갖는 게이트 산화막(9,9a)을 형성하고, 이어, 250nm 정도의 두께로 다결정실리콘을 증착한 후 마스크를 사용하여 게이트(10,10a)를 정의한다.
이때, 매립채널 구조 MOS의 경우에는 다결정실리콘을 증착한 후 상기 다결정실리콘에 POCL3를 도핑하거나, 비소 또는 인을 이온주입하여 게이트(10,10a)를 정의한다.
또한, 표면채널 구조 MOS의 경우에는 다결정실리콘을 증착한 후 nMOS의 소스/드레인 마스크와 pMOS의 소스/드레인 마스크를 각각 사용하여 상기 nMOS 영역의 상기 다결정실리콘에는 비소나 인을, pMOS 영역의 상기 다결정 실린콘에는 불화붕소를 각각 도핑하여 nMOSFET에는 n+형의 다결정 실리콘을, pMOSFET에는 p+형의 다결정실리콘을 각각 형성하고, 게이트 마스킹을 수행하여 반응성 이온식각을 행함으로써 게이트(10,10a)를 형성한다.
이때, 상기 새부리 산화막과 상기 다결정실리콘 게이트가 겹쳐지는 영역의 길이는 소자의 전류구동 능력과 핫 캐리어 효과를 결정짓는 하나의 변수가 된다.
바꾸어 말하면, 상기 새부리 산화막 위에 겹쳐지는 두 폴리실리콘 게이트 영역들 중 어느 하나(또는 둘다)의 길이를 변화시켜 n+채널영역 혹은 p+채널영역 쪽으로의 소스/드레인 확산길이를 조절함으로써 소자의 전기적 특성을 제어할 수 있게 된다.
그후, 제2j도와 제2k도에 도시된 바와 같이, nMOS의 소스/드레인 마스크와 pMOS의 소스/드레인 마스크를 각각 사용하여 nMOS 영역에서는 80KeV의 에너지, 5×1015㎝-2도우즈로 비소 이온을 주입하고, pMOS영역에는 40KeV의 에너지, 5×1015㎝-2도우즈로 불화붕소 이온을 주입하여 n+형의 소스/드레인(11)과 p+형의 소스/드레인(11a)을 각각 형성한다.
상기의 게이트 형성공정(제2i도) 및 이온주입공정(제2j도, 제2k도)에서 상기 새부리 산화막 위에 겹쳐지는 폴리실리콘 게이트가 소스쪽은 짧게, 드레인 쪽은 길게 형성되도록 하여 이온주입을 수행하면 특수한 이온주입 기술을 적용하지 않고도 HS-GOLD(halo source gate over lapped lightly doped drain) 구조를 형성할 수 있게 된다.
이들 불순물 이온들의 전기적 활성화를 위해 1050℃, 산소 분위기에서 15초 동안 급속열처리(rapid thermal anealing)를 수행한다.
이와 같은 공정이 완료되면 n+소스/드레인의 접합깊이는 0.35㎛ 정도가 되고, p+소스/드레인의 접합깊이는 0.4㎛ 정도가 된다.
이와 같은 접합깊이는 일반적인 LDD 구조의 소스/드레인 정렬길이가 0.1㎛ 정도인 것에 비해 3배 이상 깊은 것으로 이는 소스/드레인의 저항을 줄여 전류구동 능력을 향상시킨다(제6도, 제7도 참조).
이상의 공정이 끝나면, 제21도와 같이 전기적 절연을 위해 700nm 정도의 두께로 저온 산화막(low teperature oxide)(13)을 증착하고 컨택 마스크(contact mask)를 사용하여 전기적 접촉창을 만든다.
마지막으로, 제2m도와 같이, 1㎛ 정도의 두께로 알루미늄을 메탈 마스킹(metal masking)을 수행하여 전기적 연결을 완료하고 450℃, 수소/질소 분위기에서 약 30분 동안 열처리를 수행하여 GR-MOSFET의 제작을 완료한다.
이상에서 실시예를 통하여 상세히 설명된 본 발명은 종래의 LDD 구조 MOSFET가 갖고 있는 단점들, 즉, 전류구동능력의 저하, 핫 캐리어 효과의 증가, DIBL 현상의 증가, 0.1㎛ 이하의 소스/드레인 접합형성의 필요로 인한 공정의 어려움, 짧은 채널효과의 증가 등과 같은 문제점들을 개선하고 특수한 이온주입 장치 없이도 HS-GOLD 구조를 만들 수 있고 열산화막에 의해 채널영역이 소스/드레인의 표면보다 낮게 됨으로써 소스/드레인의 접합을 깊에 형성할 수 있게 된다.
본 발명에 따른 구조는 기억장치용 셀 트랜지스터로서 적용될 수 있을 뿐만 아니라, 고전압 전력소자용 MOSFET의 제작에도 응용할 수 있다.
또한, 본 발명의 제조방법에 의하면 일반적인 LDD-MOSFET의 제조공정에 1장의 게이트 개방용 마스크만 추가되므로 소자의 양산을 위한 경제적인 부담이 생기지 않는다.

Claims (12)

  1. 제1형의 기판에 제2형의 불순물을 각각 주입하는 것에 의해 형성되는 소스영역 및 드레인 영역과, 상기 제1형의 불순물을 주입하는 것에 의해 형성되는 채널영역과, 이 채널영역 위에 순차로 형성되는 게이트 산화막 및 게이트 산화막의 양끝부분에 각각 형성되는 새부리 산화막들을 추가로 포함하고, 상기 채널영역은 상기 소스영역 및 상기 드레인영역의 표면보다 침강된 표면을 갖고 자기정렬로 할로 도핑된 불순물 프로파일을 가지며, 상기 소스영역 및 상기 드레인 영역은 상기 채널영역 쪽으로 갈수록 불순물의 농도가 서서히 감소하는 경사 도핑 프러파일을 갖는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 게이트는 상기 새부리 산화막들 위에 소정의 길이로 각각 겹쳐지는 영역들을 갖도록 정의되는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
  3. 제3항에 있어서, 상기 게이트의 상기 겹쳐지는 영역들 각각은 서로 상이한 길이를 갖고, 상기 소스영역과 상기 드레인 영역 각각은 상기 채널영역 쪽으로 서로 상이한 확산길이를 갖는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
  4. MOSFET를 제조하는 방법에 있어서, 제1형의 실리콘 기판(1)에 제2형의 웰(2)을 형성하고 소정의 두께로 제1산화막(3)을 성장시킨 후 상기 제1산화막(3) 위에 소정의 두께로 제1질화막(4)을 증착하고 활성영역을 정의하는 단계와, 비활성 영역의 상기 제1질화막(4)을 제거하고 소자분리와 문턱전압의 조절을 위한 이온주입을 수행하는 단계와, 상기 비활성 영역에 소자분리를 위한 제2산화막(5)을 소정의 두께로 형성하고 상기 제1질화막(4)을 제거한 후 소정의 두께를 제2질화막(6)을 증착하고 채널이 형성될 채널영역 위의 상기 제2질화막(6)을 제거하여 상기 제1산화막(3)이 드러나게 하는 단계와, 열산화에 의해 상기 채널영역에 제3산화막(7)을 형성하고 상기 제2형의 MOSFET용 소스/드레인을 형성하기 위해 상기 제2형의 불순물 이온을 저농도로 주입하고, 상기 제1형의 MOSFET용 소스/드레인을 형성하기 위해 상기 제1형의 불순물 이온을 저농도로 주입하는 단계와 상기 채널영역에 형성된 상기 제3산화막(7)을 제거하되, 상기 제3산화막(7)의 양쪽 가장자리 부분에 각각 형성된 새부리 산화막(7a)을 남기고 제거한 후 상기 새부리 산화막(7a)을 소스/드레인 마스크로서 사용하고 소정의 불순물 이온들을 차례로 주입하여 상기 제2형의 상기 MOSFET용 채널(8)과, 상기 제1형의 상기 MOSFET용 채널(8a)을 각각 형성하는 단계와, 오염물질을 제거하고 손상부분을 복구하기 위해 세정을 수행한 후 게이트 열산화를 수행하여 소정의 두께로 게이트 산화막(9,9a)을 형성하고 소정의 두께로 다결정실리콘을 증착하여 게이트(10,10a)을 정의하는 단계와, 상기 제1형의 상기 MOSFET와 상기 제2형의 상기 MOSFET에 고농도로 상기 제1형 및 상기 제2형의 불순물을 각각 도핑하여 상기 제1형의 소스/드레인(11a)과 상기 제2형의 소스/드레인(11)을 각각 형성하고 상기 불순물들의 전기적 활성화를 위해 산소 분위기에서 약 15초 동안 급속 열처리(RTA)를 수행하는 단계와, 전기적 절연을 위해 소정의 두께로 제4산화막(13)을 증착하고 전기적 접촉창을 형성한 후 소정의 두께로 알루미늄을 증착하고 메탈 마스킹을 수행하여 전기적 연결을 완료하고 수소/질소 분위기에서 약 30분 동안 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 제2형의 상기 MOSFET 및 상기 제1형의 상기 MOSFET용 소스/드레인의 형성을 위한 상기 이온주입 단계에서 상기 채널영역의 상기 제3산화막(7)은 이온주입 마스크로서 사용되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 제3산화막(7)은 반응성 이온식각(RIE)에 의해 제거되는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 제1형의 상기 MOSFET가 매립채널 구조 MOS인 경우 상기 채널이 형성을 위한 이온주입 단계는 문턱전압 조절을 위해서 35KeV의 에너지, 9×1012㎝-2도우즈로 불화붕소 이온을 얕게 주입하고, 펀치쓰루 방지를 위해서 150KeV의 에너지, 3×1012㎝-2도우즈로 인 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 제1형의 상기 MOSFET가 표면채널구조 MOS인 경우 상기 채널의 형성을 위한 이온주입 단계는 문턱전압 조절을 위해서 40KeV의 에너지, 2×1012㎝-2도우즈로 비소 이온을 얕게 주입하고, 상기 펀치쓰루 방지를 위해서 80KeV의 에너지, 3×1012㎝-2도우즈로 인 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 채널의 형성을 위한 이온주입 단계는 상기 제2형의 상기 MOSFET의 문턱전압 조절을 위해서 50KeV의 에너지, 2×1012㎝-2도우즈로 불화붕소(BF2) 이온을 주입하고, 펀치쓰루의 방지를 위해서 60KeV의 에너지, 3×1012㎝-2도우즈로 붕소이온을 주입하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 제1형 및 제2형의 상기 MOSFET들이 매립채널 구조 MOS인 경우 상기 게이트의 형성단계는 증착된 상기 다결정실리콘에 POC13를 도핑하는 단계를 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  11. 제6항에 있어서, 상기 제1형 및 상기 제2형의 상기 MOSFET들이 표면채널 구조 MOS인 경우 상기 게이트의 형성단계는 상기 다결정실리콘을 증착한 후 상기 소스/드레인 마스크를 사용하여 상기 제1형의 상기 MOSFET 위의 상기 다결정실리콘에는 불화붕소를 도핑하고, 상기 제2형의 상기 MOSFET 위의 상기 다결정실리콘에는 인을 각각 도핑하는 단계를 부가적으로 포함하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
  12. 3제6항에 있어서, 상기 새부리 산화막(7a) 위에 각각 겹쳐지는 폴리실리콘으로 이루어지는 상기 게이트의 길이를 변화시켜 상기 제1형의 상기 채널영역 혹은 상기 제2형의 상기 채널영역쪽으로부터의 불순물 확산길이를 조절하는 것을 특징으로 하는 MOS 전계효과 트랜지스터의 제조방법.
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