KR100247478B1 - 씨모스 트랜지스터 제조 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
각기 다른 크기의 스페이서를 갖는 저도핑 드레인 구조의 n 채널 트랜지스터 및 p 채널 모스트랜지스터로 이루어지는 씨모스 트랜지스터의 제조 방법에 있어서, 스페이서 식각으로 인한 반도체 기판의 손상을 억제할 수 있는 저도핑 드레인 구조의 씨모스 트랜지스터 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
제1 도전형 채널 트랜지스터에 얇은 제1 스페이서막으로 스페이서를 형성한 후 이온 주입을 실시하고 제2 도전형 채널 트랜지스터에 제1 및 제2 스페이서막으로 스페이서를 형성하여 이온 주입을 실시한다.
4. 발명의 중요한 용도
반도체 장치 제조 방법에 이용됨
Description
본 발명은 일반적으로 반도체 장치 제조 방법에 관한 것으로 특히 저도핑 드레인(lightly doped drain, LDD) 구조의 씨모스 트랜지스터(complementary metal-oxide-semiconductor, CMOS transistor) 제조 방법에 관한 것이다.
반도체 장치가 고집적화 되어 감에 따라 트랜지스터의 채널 길이가 줄어들고 있다. 트랜지스터의 채널 길이가 1 ㎛ 이하일 경우 핫캐리어(hot carrier) 효과로 인하여 소자의 특성 저하가 나타난다. 소자의 크기가 감소함에 따라 소자의 채널의 길이가 짧아지고 소오스 영역과 드레인 영역이 가까이 형성되어 장벽을 넘는 핫캐리어들이 산화막에 포획되어 문턱전압과 전압-전류 특성을 변화시킨다. 핫캐리어 효과는 소오스 및 드레인 영역의 도핑 농도를 줄임으로써, 즉 접합의 전계가 적어지게 함으로써 줄일 수 있다. 그러나, 소오스와 드레인 영역의 도핑을 적게 하는 것은 접촉 저항이 증가하는 문제점이 있다.
이러한 문제점을 해결하기 위하여 저도핑 드레인과 같은 변형된 드레인 구조를 사용하여 드레인으로 가하여지는 전압을 줄여 전계를 감소시킨다. 저도핑 드레인인 구조는 두 가지 도핑 준위를 이용한다. 즉, 고농도의 소오스 및 드레인 영역과 채널에 인접한 저농도 영역으로 구성되어 드레인과 채널 영역 사이의 전계를 감소시켜 핫캐리어가 산화막으로 주입되는 것을 막는다.
또한, 반도체 장치의 집적도가 증가함에 따라 반도체 장치에서 사용되는 트랜지스터는 n 채널 트랜지스터와 p채널 트랜지스터를 갖는 씨모스 트랜지스터를 채용하는 것이 일반적인 추세이다. 이때, 일반적으로 n채널 트랜지스터의 소오스/드레인 영역을 이루는 불순물은 비소(As) 또는 인(P)이고, p채널 트랜지스터의 소오스/드레인 영역을 이루는 불순물은 붕소(B)이다. 그러나, 상기 n채널을 이루는 인 및 비소와 p 채널을 이루는 붕소는 확산 계수가 다르기 때문에 n 채널 트랜지스터와 p 채널 트랜지스터의 특성이 다르고 특히, p 채널 트랜지스터의 특성이 더 열화 되는 것이 일반적이다. 상기 문제를 해결하기 위한 종래 기술은 저도핑 드레인 구조를 갖는 트랜지스터에서 n 채널 트랜지스터와 p 채널 트랜지스터의 스페이서 크기를 다르게 형성한다.
이하 첨부된 도면 도1을 참조하여 종래 기술에 따른 저도핑 드레인 구조를 갖는 씨모스 트랜지스터 형성 방법을 설명한다.
n웰(11) 및 p웰(12)이 형성된 반도체 기판(10)에 소자분리막(13)을 형성하고 n 채널 트랜지스터 및 p 채널 트랜지스터의 게이트 절연막(14) 및 게이트 전극(15)을 형성한다. 이어서, 상기 p채널 트랜지스터 영역에 이온 주입 방지막으로 감광막 패턴(도시하지 않음)을 형성하고, 상기 n 채널 트랜지스터 영역의 게이트 전극(15)을 이온 주입 방지막으로 불순물을 이온 주입해서 게이트 전극의 하부에 n-영역(16)을 형성한다. 이어서, p채널 트랜지스터 영역에 형성된 감광막 패턴을 제거하고 n 채널 트랜지스터 영역에 이온 주입 방지막으로 감광막 패턴(도시하지 않음)을 형성한 후, 상기 p 채널 트랜지스터 영역의 게이트 전극(15)을 이온 주입 방지막으로 불순물을 이온 주입해서 게이트 전극의 하부에 p-영역(17)을 형성한다. 다음으로 n 채널 트랜지스터 영역에 형성된 감광막 패턴을 제거한 후 전체 구조 상부에 실리콘 산화막을 형성하고 비등방성 식각을하여 각 트랜지스터 게이트 전극(14)의 측벽에 스페이서(spacer, 18, 18′)를 형성한다. 다음으로 n 채널 트랜지스터의 스페이서(18)를 더 작게 형성하기 위하여 p 채널 트랜지스터 영역을 감광막 패턴(도시하지 않음)으로 보호하고, RIE(reactive ion etching)를 이용한 비등방성 식각을 실시하여 n 채널 트랜지스터의 스페이서(18)를 식각한다. 다음으로, 상기 n 채널 트랜지스터의 게이트 전극(15) 및 스페이서(18)를 이온 주입 방지막으로 불순물을 주입하여 n+영역(16′)을 형성한다. 다음으로 p 채널 트랜지스터 영역에 형성된 상기 감광막 패턴을 제거하고, n채널 트랜지스터 영역에 이온 주입 방지막으로 감광막 패턴(도시하지 않음)을 형성한 후 p 채널 트랜지스터에 p+영역(17′)을 형성한다.
상기와 같은 방법은 스페이서 형성을 실시하기 위한 과도한 비등방성 식각에 의하여 소오스 및 드레인 영역의 반도체 기판이 손상되어 소오스 및 드레인 접합 영역에 불량이 발생하거나 누설 전류가 증가하고 또한, 비등방성 식각의 불균일성에 의해서 트랜지스터의 특성 불균일성이 발생하여 소자의 신뢰성이 저하되는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 각기 다른 크기의 스페이서를 갖는 저도핑 드레인 구조의 n 채널 트랜지스터 및 p 채널 모스트랜지스터로 이루어지는 씨모스 트랜지스터의 제조 방법에 있어서, 스페이서 식각으로 인한 반도체 기판의 손상을 억제할 수 있는 저도핑 드레인 구조의 씨모스 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 저도핑 드레인 구조를 갖는 씨모스 트랜지스터 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 저도핑 드레인 구조를 갖는 씨모스 트랜지스터 형성 공정 단면도.
* 도면의 주요 부분에 대한 설명
10: 반도체 기판 11, 21: n웰
12, 22: p웰 13, 23: 소자분리막
14, 24: 게이트 절연막 15, 25: 게이트 전극
16, 26: n-불순물 영역 16′, 26′: n+불순물 영역
17, 27: p-불순물 영역 17, 27′: p+불순물 영역
18: 스페이서 28: 제1 스페이서막
29: 감광막 패턴 30: 제2 스페이서막
상기 목적을 달성하기 위한 본 발명은 씨모스 트랜지스터 제조 방법에 있어서, 반도체 기판 위에 소자분리막, 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 각각 다른 도전형의 채널을 갖는 제1 트랜지스터 및 제2 트랜지스터의 게이트 전극을 형성하는 단계; 상기 제1 트랜지스터 및 제2 트랜지스터 중 적어도 어느 하나의 트랜지스터 게이트 전극의 일측 및 타측에 저농도 불순물 영역을 형성하는 단계; 전체 구조 상부에 제1 스페이서막을 형성하는 단계; 상기 제2 채널 트랜지스터 영역에 제1 이온 주입 방지막을 형성하는 단계; 상기 제1 트랜지스터의 게이트 전극 측벽에 형성된 상기 제1 스페이서막 및 상기 게이트 전극을 이온 주입 방지막으로 이온 주입을 실시하여 고농도 제1 도전형 불순물 영역을 형성하는 단계; 상기 제1 이온 주입 방지막을 제거하는 단계; 상기 제1 스페이서막 상에 제2 스페이서막을 형성하는 단계; 제1 트랜지스터 영역에 제2 이온 주입 방지막을 형성하는 단계; 제2 트랜지스터의 게이트 전극 측벽에 형성된 상기 제1 , 제2 스페이서막 및 상기 게이트 전극을 이온 주입 방지막으로 이온 주입을 실시하여 고농도 제2 도전형 불순물 영역을 형성하는 단계; 및 상기 제2 이온 주입 방지막을 제거하는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 본 발명을 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 저도핑 드레인 구조를 갖는 씨모스 트랜지스터 형성 공정 단면도이다.
먼저 도2a에 도시한 바와 같이 n웰(21) 및 p 웰(22)이 형성된 반도체 기판 상에 소자분리막(23)을 형성하고 게이트 절연막(24)을 형성한다. 상기 소자분리막(23)은 로코스(LOCOS, local oxidation of silicon) 공정이나 트랜치(trench) 형성 방법을 이용하여 실리콘산화막 등으로 형성한다. 이어서, 상기 게이트 절연막(24) 상에 전도막을 형성하고 전도막을 식각하여 게이트 전극(25)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 사진 공정을 이용하여 먼저 p채널 트랜지스터가 형성될 영역에 이온 주입 방지막으로 감광막 패턴(도시하지 않음)을 형성하고, n채널 트랜지스터가 형성될 영역에 상기 게이트 전극(25)을 이온 주입 방지막으로 불순물을 이온 주입하여 n-불순물 영역(26)을 형성한다. 이어서, 상기 감광막 패턴을 제거한 후 n 채널 트랜지스터가 형성될 영역에 이온 주입 방지막으로 감광막 패턴(도시하지 않음)을 형성하고 p 채널 트랜지스터가 형성될 영역에 상기 게이트 전극(25)을 이온 주입 방지막으로 불순물을 이온 주입하여 p-불순물 영역(27)을 형성하고 감광막 패턴을 제거한다. 여기서, 상기 p-불순물 영역(27)은 필요에 따라 형성하지 않을 수도 있다.
다음으로, 도2c에 도시한 바와 같이 전체 구조 상부에 약 100 내지 1000 Å의 두께의 제1 스페이서막(28)을 형성한다. 제1 상기 스페이서막(28)은 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막 중 어느 하나로 형성한다. 이어서, p 채널 트랜지스터 영역에 이온 주입 방지막으로 감광막 패턴(29)을 형성하고, 반도체 기판 전면에 n 형 불순물을 고농도로 이온 주입하여 상기 n-불순물 영역(26) 보다 농도가 높은 n+불순물 영역(26′)을 형성한다. 상기 이온 주입 공정시 이온 주입 에너지를 조절하여 상기 n 형 불순물이 상기 게이트 전극 측벽의 제1 스페이서막(28′)을 제외한 나머지 부분의 제1 스페이서막을 관통하여 반도체 기판에 도달하도록 한다. 여기서 상기 게이트 전극 측벽에 형성되는 스페이서막(28′)은 적층된 게이트 절연막(24), 게이트 전극 및 제1 스페이서막(28)이 이루는 높이(a) 만큼의 두께를 갖기 때문에 이온 주입 방지막으로서의 역할을 한다.
다음으로, 도2d에 도시한 바와 같이 상기 p 채널 트랜지스터 영역에 형성된 감광막 패턴(29)을 제거하고, 상기 제1 스페이서막(28) 위에 약 100 내지 1000 Å의 두께의 제2 스페이서막(30)을 형성한다. 상기 제2 스페이서막(30)은 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막 중 어느 하나로 형성한다. 이어서, n 채널 트랜지스터 영역에 이온 주입 방지막으로 감광막 패턴(29)을 형성하고 p 채널 트랜지스터 영역에 p 형 불순물을 고농도로 이온 주입하여 상기 p-불순물 영역(27) 보다 농도가 높은 p+불순물 영역(27′)을 형성한다. 이때, 이온 주입 에너지를 조절하여 상기 p형 불순물이 상기 게이트 전극(25) 측벽에 형성된 제1 스페이서막 및 제2 스페이서막(30')을 제외한 나머지 부분의 상기 제1 스페이서막(28) 및 상기 제2 스페이서막(30)을 관통하여 반도체 기판에 도달하도록 한다. 여기서 p 채널 트랜지스터 게이트 전극 측벽에는 제1 및 제2 스페이서막(28, 30)으로 스페이서(30')가 형성되어 제1 스페이서막(28)만으로 스페이서가 형성되는 n 채널 트랜지스터의 저농도 도핑 드레인 영역의 크기(b1) 보다 증가된 저도핑 드레인 영역의 크기(b2)를 얻을 수 있다.
이어서, 상기 감광막 패턴을 제거하고 후속 배선 공정을 실시한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 비등방성 건식식각을 실시하지 않고 n 형 트랜지스터와 p형 트랜지스터의 스페이서 크기를 다르게 형성함으로써 기판의 손상을 방지할 수 있고 공정을 단순화할 수 있으며, 비등방성 식각의 불균일성에 의해서 발생할 수 있는 트랜지스터의 특성 불균일성을 억제하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 씨모스 트랜지스터 제조 방법에 있어서,반도체 기판 위에 소자분리막, 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 각각 다른 도전형의 채널을 갖는 제1 트랜지스터 및 제2 트랜지스터의 게이트 전극을 형성하는 단계;상기 제1 트랜지스터 및 제2 트랜지스터 중 적어도 어느 하나의 트랜지스터 게이트 전극의 일측 및 타측에 저농도 불순물 영역을 형성하는 단계;전체 구조 상부에 제1 스페이서막을 형성하는 단계;상기 제2 채널 트랜지스터 영역에 제1 이온 주입 방지막을 형성하는 단계;상기 제1 트랜지스터의 게이트 전극 측벽에 형성된 상기 제1 스페이서막 및 상기 게이트 전극을 이온 주입 방지막으로 이온 주입을 실시하여 고농도 제1 도전형 불순물 영역을 형성하는 단계;상기 제1 이온 주입 방지막을 제거하는 단계;상기 제1 스페이서막 상에 제2 스페이서막을 형성하는 단계;제1 트랜지스터 영역에 제2 이온 주입 방지막을 형성하는 단계;제2 트랜지스터의 게이트 전극 측벽에 형성된 상기 제1 , 제2 스페이서막 및 상기 게이트 전극을 이온 주입 방지막으로 이온 주입을 실시하여 고농도 제2 도전형 불순물 영역을 형성하는 단계; 및상기 제2 이온 주입 방지막을 제거하는 단계를 포함하여 이루어지는 씨모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 스페이서막을 각각 100 내지 1000 Å의 두께로 형성하는 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 및 제2 스페이서막을 각각 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막 중 어느 하나로 형성하는 씨모스 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 고농도 제1 및 제2 도전형의 불순물을 형성하는 단계에서 이온 주입 에너지는 각각 상기 반도체 기판 상에 형성된 스페이서막을 관통하는 에너지인 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 이온 주입 방지막은 각각 감광막 패턴으로 이루어진 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712978B1 (ko) * | 2000-04-18 | 2007-05-02 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
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1997
- 1997-09-29 KR KR1019970049652A patent/KR100247478B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| KR19990027222A (ko) | 1999-04-15 |
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