KR100712978B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은, 반도체 소자 제조방법에 관한 것으로서, 특히, 반도체기판에 게이트를 형성한 후, 이온을 주입하여 저농도 LDD영역을 형성하고, 게이트의 측면에 제1스페이서막을 형성한 후 재차 반도체기판에 높은 농도의 이온을 주입하여 고농도 LDD영역을 형성하므로 고농도 이온이 주입된 고농도 LDD영역이 게이트와 많이 겹쳐지는 것을 방지하여 접합누설전류의 증가를 방지할 뿐만아니라 전기장 감소로 인하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

접합누설전류 저농도 고농도 LDD영역 감광막 셀영역 주변회로영역

Description

반도체 소자 제조방법 { Method For Forming The Semiconductor Device }

도 1(a) 내지 도 1(f)는 종래의 반도체 소자 제조방법을 순차적으로 보인 도면이고,

도 2(a) 내지 도 2(f)는 본 발명의 일실시예에 따른 반도체 소자 제조방법을 순차적으로 보인 도면이고,

도 3(a) 내지 도 3(f)는 본 발명의 다른 실시예에 따른 반도체 소자 제조방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

20 : 반도체기판 25 : 게이트절연막

30 : 게이트전극층 35 : 게이트절연막

40 : LDD영역 45 : 제1스페이서막

47 : 절연막 50 : 고농도 LDD영역

60 : 제2감광막 65 : 제3감광막

본 발명은 고집적 반도체소자의 모스형트랜지스터 제조방법에 관한 것으로서, 특히, 반도체기판에 게이트를 형성한 후, 이온을 주입하여 저농도 LDD영역을 형성하고, 게이트의 측면에 제1스페이서막을 형성한 후 재차 반도체기판에 높은 농도의 이온을 주입하여 고농도 LDD영역을 형성하므로 고농도 이온이 주입된 고농도 LDD영역이 게이트와 많이 겹쳐지는 것을 방지하여 접합누설전류의 증가를 방지하도록 하는 반도체장치 소자 제조방법에 관한 것이다.

반도체소자가 고집적화 되어서 그 크기가 작아짐에 따라 보다 많은 집적을 요구하는 용이하게 하기 위한 여러가지 수단이 강구 되어지고 있으며, 다른 층의 도전막을 서로 연결하여 주는 콘택의 경우, 리소그라피(Lithography)공정에 의하여 정하여 지는 하부도전막과 콘택 사이의 간격을 줄여주기 위한 자기 정렬콘택 (SAC;Self Align Contact) 기술은 향후 고집적 반도체소자의 성패를 가름하는 관건이 되고 있다.

그런데, 자기정렬콘택을 형성하기 위하여 사용하는 질화막을 주변회로부에서 필요로하는 스페이서 만큼 형성할 경우, 셀영역에서는 워드라인 사이의 공간이 모두 채워지므로 자기정렬콘택 공정을 사용할 수 없게 된다. 이에 따라 셀영역과 주변회로부에서 트랜지스터의 저농도 드레인(LDD, Lightly Dopped Drain) 영역을 정의하는 스페이서 폭을 다르게 하는 기술이 이용되고 있다.

한편, 기억소자의 셀트랜지스터의 문턱전압은 누설전류의 값을 일정 수준 이 하로 낮추어 주어야 하기 때문에 소자의 집적도와 무관하게 높은 전압으로 유지하여야 한다. 이는 소자의 집적도가 증가함에 따라 소자의 문턱전압 조절용 이온주입의 양이 증가해야 하고, 기판 농도가 점차적으로 증가해야 한다는 것을 의미하며, 단채널효과(Short Channel Effect)를 줄여주어 기판농도의 상승을 억제해야 할 필요성도 제기된다. 그런데, 단채널효과를 줄여주기 위하여 게이트 절연막의 두께를 감소시키거나 저농도 드레인의 깊이를 줄여주면 누설전류가 증가되고, 반도체소자의 수명이 감소하는 문제점을 지닌다.

도 1(a) 내지 도 1(f)는 종래의 반도체장치의 트랜지스터 제조방법을 순차적으로 보인 도면이다.

도 1(a)에 도시된 바와 같이, 소자분리막(5)을 형성한 반도체기판(1) 상에 게이트산화막(2), 게이트전극(3) 및 마스크절연막(4)을 적층한 후, 식각공정을 거쳐 게이트를 형성하도록 한다. 그리고. 저농도의 이온을 주입하여 저농도 LDD영역 (6)(Lightly Doped Drain)을 형성하도록 한다.

도 1(b)에 도시된 바와 같이, 상기 결과물에서 PMOSFET영역에 제1감광막(8)을 적층하여서 재차 고농도의 이온을 주입하여 고농도 LDD영역(7)을 형성하도록 한다.

도 1(c)에 도시된 바와 같이, 상기 결과물에서 게이트에 절연막을 증착한 후 블랭킷식각으로 측면부에 제1스페이서막(9)을 형성하도록 한다.

도 1(d)에 도시된 바와 같이, 상기 결과물 상에 산화막을 증착한 후 셀 (Cell)영역에 제2감광막(12)을 적층한 후, 주변회로영역(Peripheral)의 NMOSFET와 PMOSFET영역에 있는 게이트에 적층된 산화막을 식각하여 제2스페이서막(11)을 형성하도록 한다.

그리고, 도 1(e)에 도시된 바와 같이, 셀영역과 PMOSFET 영역에 제3감광막 (14)을 적층한 후, NMOS영역에 이온을 주입하여 소오스/드레인영역(17)을 형성하도록 한다.

도 1(f)에 도시된 바와 같이, 셀영역과 NMOSFET 영역에 제4감광막(16)을 적층한 후, PMOS영역에 이온을 주입하여 소오스/드레인영역(17)을 형성하도록 한다.

그러나, 상기한 바와 같이, 종래의 모스형 트랜지스터의 형성공정에서, 셀영역과 NMOSFET영역에서, 저농도 LDD영역(6)과 겹쳐지는 고농도 LDD영역(7)이 연속적으로 이온을 주입한 후, 게이트에 스페이서막을 형성하므로 고농도 LDD영역(7)이 게이트의 내측으로 형성되어 게이트와 겹쳐지는 부분이 커짐에 따라 접합누설전류 (GIDL; Gate Induced Drain Leakage)가 증가하는 문제점이 있었고, 도 1(f)의 "A'로 표시된 부분의 전기장이 강해져서 접합누설전류(Junction Leakage Current)가 커지는 문제점도 있었다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 게이트를 형성한 후, 이온을 주입하여 저농도 LDD영역을 형성하고, 게이트의 측면에 제1스페이서막을 형성한 후 재차 반도체기판에 높은 농도의 이온을 주입하여 고농도 LDD영역을 형성하므로 고농도 이온이 주입된 고농도 LDD영역이 게이트와 많이 겹쳐지는 것을 방지하여 누설전류의 증가를 방지하면서도 접합부의 전기장 감소를 도모하여 접합누설전류를 감소시키는 것이 목적이다.

이러한 목적은 반도체기판 상에 게이트절연막, 게이트전극층 및 게이트절연막 을 적층하여 마스킹식각으로 게이트를 형성한 후 이온을 주입하여 저농도 LDD영역을 형성하는 단계와; 상기 단계 후에 절연막을 적층하여 블랭킷식각 공정으로 게이트의 측면에 제1스페이서막을 형성하는 단계와; 상기 결과물에서 PMOS영역 상에 제1감광막을 적층한 후, 셀영역과 NMOS영역에 이온을 주입하여 고농도 LDD영역을 형성하는 단계와; 상기 결과물에서 제1감광막을 제거하고 전영역에 스페이서 절연막을 적층한후, 셀영역에 상에 제2감광막을 적층하여 NMOS 및 PMOS영역의 게이트에 블랭킷식각으로 제2스페이서막을 형성하는 단계와; 상기 제2감광막을 제거한 후, 셀영역과 PMOS영역에 제3감광막을 적층한 후, 이온을 주입하여 NMOS 소오스/드레인영역을 형성하는 단계와; 상기 제3감광막을 제거한 후, 셀영역과 NMOS영역에 제4감광막을 적층한 후, 이온을 주입하여 PMOS 소오스/드레인영역을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조방법을 제공함으로써 달성된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 2(a)에 도시된 바와 같이, 반도체기판(20) 상에 게이트절연막(25),게이트전극층(30) 및 게이트절연막(35)을 적층하여 마스킹식각으로 게이트를 형성한 후 이온을 주입하여 저농도 LDD영역(40)을 형성하도록 한다.

그리고, 도 2(b)에 도시된 바와 같이, 상기 단계 후에 절연막을 적층하여 블랭킷식각 공정으로 게이트의 측면에 제1스페이서막(45)을 형성하도록 한다.

도 2(c)에 도시된 바와 같이, 상기 결과물에서 PMOS영역 상에 제1감광막(45)을 적층한 후, 셀영역과 NMOS영역에 이온을 주입하여 고농도 LDD영역(50)을 형성하도록 한다.

상기 고농도 LDD영역을 형성하기 위한 이온주입단계에서 수회에 걸친 틸트 임프랜트(Tilt Implant)(로테이션 앵글(Rotation Angle)을 조정함)를 시행하여 보다 완만한 농도 분포를 가지는 접합을 형성하도록 한다.

도 2(d)에 도시된 바와 같이, 상기 결과물에서 제1감광막(45)을 제거하고 전영역에 스페이서 절연막을 적층한 후, 셀영역에 상에 제2감광막(60)을 적층하여 NMOS 및 PMOS영역의 게이트에 블랭킷식각으로 제2스페이서막(55)을 형성하도록 한다.

도 2(e)에 도시된 바와 같이, 상기 제2감광막(60)을 제거한 후, 셀영역과 PMOS영역에 제3감광막(65)을 적층한 후, 이온을 주입하여 NMOS소오스/드레인영역 (70)을 형성하도록 한다.

도 2(f)에 도시된 바와 같이, 상기 제3감광막(65)을 제거한 후, 셀영역과 NMOS영역에 제4감광막(80)을 적층한 후, 이온을 주입하여 PMOS 소오스/드레인영역 (75)을 형성하도록 한다.

한편, 도 3(a) 내지 도 3(f)는 본 발명의 다른 실시예에 따른 반도체장치의 트랜지스터 제조방법을 순차적으로 보인 도면으로서, 본 발명의 다른 실시예의 경우는, 종래의 일실시예의 경우와 동일하나, 단지 도 3(b)의 경우에서와 같이, 제1스페이서막(45)을 형성한 후, 반도체기판(20) 상에 절연막(47)을 더 적층하여서 보다 완만한 농도 분포를 갖도록 한다.

상기한 바와 같이, 본 발명에 따른 반도체 소자 제조방법을 이용하게 되면, 반도체기판에 게이트를 형성한 후, 이온을 주입하여 저농도 LDD영역을 형성하고, 게이트의 측면에 제1스페이서막을 형성한 후 재차 반도체기판에 높은 농도의 이온을 주입하여 고농도 LDD영역을 형성하므로 고농도 이온이 주입된 고농도 LDD영역이 게이트와 많이 겹쳐지는 것을 방지하여 접합누설전류의 증가를 방지할 뿐만아니라 접합부의 농도 분포가 완만해짐에 따른 전기장 감소로 인하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (4)

1. 반도체기판 상에 게이트절연막, 게이트전극층 및 게이트절연막을 적층하여 마스킹식각으로 게이트를 형성한 후 이온을 주입하여 저농도 LDD영역을 형성하는 단계와;

   상기 단계 후에 절연막을 적층하여 블랭킷식각 공정으로 게이트의 측면에 제1스페이서막을 형성하는 단계와;

   상기 결과물에서 PMOS영역 상에 제1감광막을 적층한 후, 셀영역과 NMOS영역에 이온을 주입하여 고농도 LDD영역을 형성하는 단계와;

   상기 결과물에서 제1감광막을 제거하고 전영역에 스페이서 절연막을 적층한 후, 셀영역에 상에 제2감광막을 적층하여 NMOS 및 PMOS영역의 게이트에 블랭킷식각으로 제2스페이서막을 형성하는 단계와;

   상기 제2감광막을 제거한 후, 셀영역과 PMOS영역에 제3감광막을 적층한 후, 이온을 주입하여 NMOS 소오스/드레인영역을 형성하는 단계와;

   상기 제3감광막을 제거한 후, 셀영역과 NMOS영역에 제4감광막을 적층한 후, 이온을 주입하여 PMOS 소오스/드레인영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
2. 제 1 항에 있어서, 상기 고농도 LDD영역을 형성하기 위한 이온주입단계에서는 수회에 걸친 틸트 임프랜트를 시행하는 것을 특징으로 하는 반도체 소자 제조방법.
3. 반도체기판 상에 게이트절연막, 게이트전극층 및 게이트절연막을 적층하여 마스킹식각으로 게이트를 형성한 후 이온을 주입하여 저농도 LDD영역을 형성하는 단계와;

   상기 단계 후에 절연막을 적층하여 블랭킷식각 공정으로 게이트의 측면에 제1스페이서막을 형성하는 단계와;

   상기 결과물 중에서 반도체기판의 게이트절연막 상에 절연막을 적층하는 단계와;

   상기 결과물에서 PMOS영역 상에 제1감광막을 적층한 후, 셀영역과 NMOS영역에 이온을 주입하여 고농도 LDD영역을 형성하는 단계와;

   상기 결과물에서 제1감광막을 제거하고 전영역에 스페이서 절연막을 적층한 후, 셀영역에 상에 제2감광막을 적층하여 NMOS 및 PMOS영역의 게이트에 블랭킷식각으로 제2스페이서막을 형성하는 단계와;

   상기 제2감광막을 제거한 후, 셀영역과 PMOS영역에 제3감광막을 적층한 후, 이온을 주입하여 NMOS 소오스/드레인영역을 형성하는 단계와;

   상기 제3감광막을 제거한 후, 셀영역과 NMOS영역에 제4감광막을 적층한 후, 이온을 주입하여 PMOS 소오스/드레인영역을 형성하는 단계를 포함하여 이루어진 것 을 특징으로 하는 반도체 소자 제조방법.
4. 제 3 항에 있어서, 상기 고농도 LDD영역을 형성하기 위한 이온주입단계에서는 수회에 걸친 틸트 임프랜트를 시행하는 것을 특징으로 하는 반도체 소자 제조방법.

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