KR20040003494A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 트렌치 측벽 부위에서의 고농도 접합영역을 깊이가 서로 다른 이중구조로 형성하여 반도체 소자의 고집적화를 구현하면서 트렌치 측벽 부위에서의 접합누설전류를 감소시킬 수 있는 반도체 소자의 제조방법을 개시한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 고집적화를 구현하면서 트렌치 측벽에서의 접합누설전류를 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가되어 게이트 전극의 길이가 0.15㎛이하로 감소하고 있는 추세에 있으며, 이에 따라 문턱전압의 단채널효과(Short channel effect)의 증가가 큰 문제로 대두되고 있다. 따라서, 이러한 단채널효과를 줄이기 위해서는 불순물 영역인 접합영역(Junction area)의 측면 확산을 최대한 억제하여 유효채널길이를 크게 해야 하며, 이는 소오스/드레인의 접합영역의 깊이 감소를 요하고 있다.
그러나, 상기에서 설명한 접합영역의 깊이 감소는 고집적 소자에서 접합누설전류의 증대를 유발하고 있어 문제가 되고 있으며, 특히 트렌치(Trench) 측벽과 접속되는 접합영역의 일부(즉, 접합영역에 주입된 도펀트(Dopant))가 트렌치 절연막에 의해 손실됨에 따라 접합깊이가 더 낮아지게 되어 누설전류를 발생하는 주원인이 되고 있다. 따라서 대부분의 반도체 소자의 고집적화와 더불어, 이러한 트렌치 측벽에서의 접합누설전류를 감소시킬 수 있는 새로운 방법이 제안되어야할 필요성이 있다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 고집적화를 구현하면서 트렌치 측벽에서의 접합누설전류를 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 소자 분리막
106 : P-웰 108 : 게이트 산화막
110 : 폴리실리콘층 112 : 게이트 전극
114 : N형 저농도 접합영역 116 : 제1 스페이서
118 : 제1 N형 고농도 접합영역
120 : 제2 스페이서
122 : 제2 N형 고농도 접합영역
124 : 소오스/드레인 영역
본 발명에서는, 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 반도체 기판 상에 게이트 전극을 형성하는 단계와, 저농도 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 저농도 접합영역을 형성하는 단계와, 제1 고농도 이온주입공정을 실시하여 상기 저농도 접합영역보다 깊게 제1 고농도 접합영역을 형성하는 단계와, 상기 제1 고농도 접합영역중 일부가 노출되도록 전체 구조 상부에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 이용한 제2 고농도 이온주입공정을 실시하여 상기 제1 고농도 접합영역보다 깊게 제2 고농도 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에대해서는 설명을 생략하기로 한다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면들로서, 그 일례로 CMOS(Complementary Metal-Oxide-Semiconductor) 소자에서 PMOS 영역을 제외한 NMOS 영역만을 도시한 단면도들이다.
도 1을 참조하면, P형 반도체 기판(102)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(104)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, 미도시된 PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
이어서, 전체 구조 상부에 게이트 산화막(106)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘층(108)을 형성한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(108) 및 게이트 산화막(106)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(110)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(미도시)을 형성한다.
도 2를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'n-' 이온을 이용한 저농도 이온주입공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 N형 저농도 접합영역(114)을 형성한다.
이어서, PMOS 영역이 오픈되도록 포토레지스트 패턴을 NMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'p-' 이온을 이용한 저농도 이온주입공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 P형 저농도 접합영역(미도시)을 형성한다.
도 3을 참조하면, 전체 구조 상부에 화학적기상증착(Chemical Vapor Deposition; CVD)공정을 실시하여 절연막(미도시)을 증착한 후 에치백(Etch back)과 같은 전면 식각공정을 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 제1 스페이서(116)를 형성한다.
이어서, NMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴을 마스크로 이용하고, 'n+' 이온을 이용한 고농도 이온주입공정(이하, '제1 N형 고농도 이온주입공정'이라 함)을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 제1 N형 고농도 접합영역(118)을 형성한다. 이때, 제1 N형 고농도 이온주입공정은 단채널효과를 감소시키기 위하여 비소(As) 이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 10 내지 40KeV의 이온주입에너지로 실시한다.
이어서, PMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴을 마스크로 이용하고, 'p+' 이온을 이용한 고농도이온주입공정(이하, '제1 P형 고농도 이온주입공정'이라 함)을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(Depth junction)인 제1 P형 고농도 접합영역(미도시)을 형성한다. 이때, 제1 P형 고농도 이온주입공정은 붕소(B) 이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 1 내지 10KeV의 이온주입에너지로 실시한다.
도 4를 참조하면, 전체 구조 상부에 스핀코팅(Spin coating)방식으로 감광막(미도시)을 증착한다. 이때, 감광막은 NMOS 게이트 전극(110)과, PMOS 게이트 전극의 높이보다 200 내지 500Å 정도 높게 하여 전체 구조 상부에 증착하는 것이 바람직하다.
이어서, 상기 제1 N형 고농도 접합영역(118)(또는, 제1 P형 고농도 접합영역)을 보호할 수 있도록 임계치수(Critical Dimension; CD)가 500 내지 1000Å의 되도록 상기 감광막에 대하여 건식식각공정을 실시하여 NMOS 게이트 전극(110)(또는, PMOS 게이트 전극)을 덮도록 제2 스페이서(120)를 형성한다. 바람직하게는, 제1 N형 고농도 영역(118)(또는, 제1 P형 고농도 영역)의 일부를 덮도록(즉, 일부는 노출됨) 제2 스페이서(120)를 형성한다.
도 5를 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴과, 제2 스페이서(120)을 마스크로 이용하고, 'n+' 이온을 이용한 고농도 이온주입공정(이하, '제2 N형 고농도 이온주입공정'이라 함)을 실시하여 노출되는 NMOS 영역의 P-웰에 제1 N형 고농도 접합영역(118)보다 더 깊은 제2 N형 고농도 접합영역(120)을 형성한다. 이때, 제2N형 고농도 이온주입공정은 비소(As) 이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 40 내지 80KeV의 이온주입에너지로 실시하거나, 인(P) 이온을 1E13 내지 1E15atoms/cm2의 도즈량으로 하여 30 내지 60KeV의 이온주입에너지로 실시한다.
이어서, PMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴과 제2 스페이서를 마스크로 이용하고, 'p+' 이온을 이용한 고농도 이온주입공정(이하, '제2 P형 고농도 이온주입공정'이라 함)을 실시하여 PMOS 영역의 N-웰에 제1 P형 고농도 접합영역보다 더 깊은 제2 P형 고농도 접합영역(미도시)을 형성한다. 이때, 제2 P형 고농도 이온주입공정은 붕소(B) 이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 5 내지 20KeV의 이온주입에너지로 실시한다.
상기의 제1 및 제2 N형 고농도 이온주입공정과, 상기 제1 및 제2 P형 고농도 이온주입공정을 실시함으로써, NMOS 영역의 P-웰에는 N형 저농도 접합영역(114), 제1 N형 고농도 접합영역(118) 및 제2 N형 고농도 접합영역(122)으로 이루어진 NMOS 소오스/드레인 영역(124)이 형성되고, PMOS 영역의 N-웰에는 P형 저농도 접합영역, 제1 P형 고농도 접합영역 및 제2 P형 고농도 접합영역으로 이루어진 PMOS 소오스/드레인 영역(미도시)이 형성된다.
도 6을 참조하면, 상기 제2 스페이서(120)를 제거한 후, 상기 제1 및 제2 N형 고농도 접합영역(118 및 120)과, 제1 및 제2 P형 고농도 접합영역 내의 도펀트들의 확산을 최대한 억제할 수 있도록 전체 구조 상부에 대하여 급속열처리(Rapid Temperature Process; RTP)장치를 이용하여 900 내지 1100℃의 온도범위에서 1 내지 20sec 동안 열처리공정을 실시한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는, 트렌치 측벽 부위에서의 고농도 접합영역을 깊이가 서로 다른 이중구조로 형성함으로써, 반도체 소자의 고집적화를 구현하면서 상기 트렌치 측벽 부위에서의 접합누설전류를 감소시키는 것이 가능하여 반도체 소자의 신뢰성을 향상 시킬 수 있다.
또한, 본 발명에서는, 상기와 같이 이중구조의 고농도 접합영역을 형성하여 게이트 전극 주위에서의 접합영역의 깊이를 추가로 낮춤으로써 단채널효과를 훨씬 감소시키는 것이 가능하며, 이에 따라 반도체 소자의 제조마진을 대폭 향상시켜 수율을 향상시킬 수 있다.
또한, 본 발명에서는, 고가의 마스크 공정을 이용한 포토리소그래피 공정을 이용하지 않고, 단순한 직진 식각공정을 통해 형성된 스페이서를 이용하여 이중구조의 고농도 접합영역을 형성함으로써, 반도체 소자의 제조단가를 증가시키지 않고도 충분히 구현가능하다.
Claims (6)
- (a) 반도체 기판 상에 소자 분리막을 형성하는 단계;(b) 상기 반도체 기판 상에 게이트 전극을 형성하는 단계;(c) 저농도 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;(d) 제1 고농도 이온주입공정을 실시하여 상기 저농도 접합영역보다 깊게 제1 고농도 접합영역을 형성하는 단계;(e) 상기 제1 고농도 접합영역중 일부가 노출되도록 전체 구조 상부에 스페이서를 형성하는 단계; 및(f) 상기 스페이서를 마스크로 이용한 제2 고농도 이온주입공정을 실시하여 상기 제1 고농도 접합영역보다 깊게 제2 고농도 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 고농도 이온주입공정은,NMOS의 경우, 비소이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 10 내지 40KeV의 이온주입에너지로 실시하고,PMOS의 경우, 붕소이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 1 내지 10KeV의 이온주입에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는, 전체 구조 상부에 상기 게이트 전극의 높이 보다 200 내지 500Å 정도 높게 감광막을 코딩한 후, 상기 감광막에 대해 건식식각공정을 실시하여 임계치수가 500 내지 1000Å로 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2 고농도 이온주입공정은,NMOS의 경우, 비소이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 40 내지 80KeV의 이온주입에너지로 실시하거나, 인이온을 1E13 내지 1E15atoms/cm2의 도즈량으로 하여 30 내지 60KeV의 이온주입에너지로 실시하고,PMOS의 경우, 붕소이온을 1E15 내지 1E16atoms/cm2의 도즈량으로 하여 5 내지 20KeV의 이온주입에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 고농도 접합영역은, 상기 소자 분리막의 측벽과 인접하여 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 (f)단계후, 금속열처리장치를 이용하여 900 내지 1100℃의 온도범위에서 1 내지 20sec 동안 열처리공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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