KR100427032B1 - 반도체장치제조방법 - Google Patents
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Abstract
본 발명은 모스트랜지스터의 소오스/드레인 형성과 게이트용 박막의 도핑을 한 번의 고농도 불순물 이온주입으로 실현하는 반도체 장치 제조방법에 있어서, 상기 게이트용 박막은 노출되고, 상기 소오스/드레인이 형성될 지역의 반도체 기판상에는 이온주입시의 완충역할을 하는 완충막을 형성된 상태에서 상기 고농도 불순물 이온주입을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법에 관한 것으로, 게이트 전극에는 충분한 도핑이 이루어지고, 소오스/드레인은 얕게 형성할 수 있는 효과가 있다.
Description
본 발명은 P-채널 모스트랜지스터(이하, PMOS라 CLD함)와, N-채널 모스트랜지스터(이하, NMOS라 칭함)을 동시에 가지는 상보형 모스트랜지터(CMOS)와 같은 반도체 장치를 제조 하는 방법에 관한 것이다.
통상적으로, CMOS와 같이 한 실리콘 기판 상에 NMOS와 PMOS를 동시에 형성하고자 할 때, NMOS의 소오스/드레인과 게이트에는 n형 불순물이 도핑되고, PMOS의 소오스/드레인과 게이트에는 p형 불순물이 도핑된다.
제 1A 도 내지 제 1C 도는 종래의 CMOS 제조 공정도로서, 이를 통해 종래의 기술을 간단히 설명한다.
먼저, 제 1A 도와 같이 실리콘 기판(11)상에 게이트 산화막(12), 게이트 전극(13)을 형성하고, n-LDD 이온주입을 실시한 후, 게이트 측벽에 스페이서 산화막(14)를 형성한 다음, NMOS 지역에 n+소오스/드레인 이온주입을 하기 위한 마스크인 포토레지스트 패턴(15)을 형성한 상태에서 n+이온주입을 실시한다. 이때, 게이트는 폴리실리콘막을 사용하게 되는데, n+소오스/드레인 이온주입시 NMOS의 게이트도 노출되어 있는 상태이므로, 동시에 도핑이 이루어지게 된다.
이어서, 제 1B 도와 같이 포토레지스트 패턴(15)을 제거하고 PMOS지역에 p+소오스/드레인 이온주입을 하기 위한 마스크인 포토레지스트 패턴(16)을 형성한 상태에서 p+이온주입을 실시한다. 마찬가지로 p+소오스/드레인 이온주입시 PMOS의 게이트도 노출되어 있는 상태이므로, 동시에 도핑이 이루어지게 된다.
이어서, 제 1C 도는 포토레지스트 패턴(16)을 제거하고 어닐링을 실시하여, 도핑된 불순물을 활성화시킨 상태로서, NMOS의 소오스/드레인과 게이트에는 n+불순물이 도핑되고, PMOS의 소오스/드레인과 게이트에는 p+불순물이 도핑되어 있음을 보여준다.
참고적으로, 도면에는 도시되지 않았지만 NMOS와 PMOS 지역은 각각 P-웰과 N-웰이 형성되어 있다.
상기와 같은 종래기술에 의해 소자가 형성될 때,다음과 같은 문제점이 발생한다.
즉, 낮은 문턱전압을 가져야 하는 MOS 트랜지스터의 특성상, 소오스/드레인(접합)은 얕게(shallow) 형성되어야 하고, 게이트용 폴리실리콘막에는 충분히 도핑되어 전도성이 우수하여야 하는데, 상기에서 설명한 바와같이, 소오스/드레인과 게이트에는 n+또는 p+불순물이 동시에 도핑되어 양쪽 모두를 만족할 수 있는 이온주입 조건을 설정하기 힘들다.
결국, 종래에는 비도핑된 폴리실리콘막으로 형성되는 게이트 전극을 소오스/드레인 형성과 동시에 도핑하기 때문에, 낮은 이온 주입 에너지로 얕은 소오스/드레인을 형성하면 게이트 폴리실리콘막에서 공핍(depletion)영역이 형성되어 게이트와 게이트 산화막 계면에서 불충분한 캐리어 농도를 형성하게되며, 그 반대로 게이트 폴리실리콘막의 공핍 형성을 없애기 위하여 충분한 도즈(dose)량과 높은 이온주입 에너지로 이온 주입 할 경우 깊은(deep) 소오스/드레인 형성으로 숏 채널(short channel)형성에 어려움이 잔존하게 된다.
따라서, 본 발명은 게이트 전극에는 충분한 도핑이 이루어지고, 소오스/드레인은 얕게 형성할 수 있는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 모스트랜지스터의 소오스/드레인 형성과 게이트용 박막의 도핑을 한 번의 고농도 불순물 이온주입으로 실현하는 반도체 장치 제조 방법에 있어서, 상기 게이트용 박막은 노출되고, 상기 소오스/드레인이 형성될 지역의 반도체 기판상에는 이온주입시의 완충역할을 하는 완충막을 형성된 상태에서 상기 고농도 불순물 이온주입을 실시하는 것을 특징으로 한다.
이하, 첨부된 도면 제 2A 내지 제 2F 도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 2A 도 내지 제 2F 도는 본 발명의 일실시예에 따른 CMOS 제조 공정도이다.
먼저, 제 2A 도는 실리콘 기판(21) 상에 게이트 산화막(22), 게이트 전극용 비도핑된 폴리실리콘막(23), 및 200∼5μm의 두께를 갖는 질화막(24)을 차례로 형성한 상태이다. 이후의 공정에서 밝혀지겠지만 질화막(24)은 산화공정시 폴리실리콘막(23)이 산화되는 것을 막아주는 역할을 한다.
이어서, 제 2B 도와 같이 게이트 마스크를 사용하여 상기 질화막(24), 폴리실리콘막(23) 및 게이트 산화막(22)을 차례로 선택식각하여 NMOS의 게이트 전극(23a) 및 PMOS의 게이트 전극(23b)을 형성한 다음, n-LDD 이온주입을 실시한다.
이어서, 제 2C 도와 같이 게이트 측벽에 스페이서 산화막(25)을 형성한 다음, 노출된 실리콘 기판에 200∼700μm의 두께로 산화막(26)을 성장한다. 산화공정시 질화막(24)에 의해 게이트인 폴리실리콘막(23a,23b)은 산화되지 않는다.
이어서, 제 2D 도와 같이 질화막(24)을 제거한 다음, NMOS 지역에 n+소오스/드레인 이온주입을 하기 위한 마스크인 포토레지스트 패턴(27)을 형성한 상태에서 n+이온주입을 실시한다. 이때, 질화막 제거에 의해 게이트용 폴리실리콘막(23a)는 노출되어 있는 상태이므로 n+불순물이 충분히 도핑되지만, 소오스/드레인 지역은 200∼700Å 정도의 두께를 갖는 산화막(26)을 뚫고 이온주입되므로 도핑 정도가 완화되어 얕은 소오스/드레인을 형성할 수 있다.
이어서, 제 2E 도와 같이 포토레지스트 패턴(27)을 제거하고 PMOS 지역에 p+소오스/드레인 이온주입을 하기 위한 마스크인 포토레지스트 패턴(28)을 형성한 상태에서 p+이온주입을 실시한다. 마찬가지로 PMOS의 게이트용 폴리실리콘막(23b)는 노출되어 있는 상태이므로 p+불순물이 충분히 도핑되지만, 소오스/드레인 지역은 200∼700Å 정도의 두께를 갖는 산화막(26)을 뚫고 이온주입되므로 완화되어 얕은 소오스/드레인을 형성할 수 있다.
이어서, 제 2F 도는 포토레지스트 패턴(28)을 제거하고 어닐링을 실시하여, 도핑된 불순물을 활성화시킨 상태로서, NMOS의 소오스/드레인과 게이트에는 n+불순물이 도핑되고, PMOS의 소오스/드레인과 게이트에는 p+불순물이 도핑되어 있음을 보여준다.
참고적으로, 도면에는 도시되지 않았지만 NMOS와 PMOS 지역은 각각 P-웰과 N-웰이 형성되어 있다.
본 발명은 PMOS와 NMOS를 동시에 가지는 상보형 모스트랜지터(CMOS)와 같은 반도체 장치를 제조 함에 있어, 게이트 전극에는 충분한 도핑이 이루어지고, 소오스/드레인은 얕게 형성할 수 있어 소자의 특성을 향상시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
제 1A 도 내지 제 1C 도는 종래의 CMOS 제조 공정도,
제 2A 도 내지 제 2F 도는 본 발명의 일실시예에 따른 CMOS 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
21: 실리콘 기판
22: 게이트 산화막
23: 비도핑된 폴리실리콘막
24: 질화막
25: 스페이서 산화막
26: 산화막
27,28: 포토레지스트 패턴
Claims (5)
- 반도체 기판 상에 게이트 절연막, 게이트전극용 비도핑 폴리실리콘막, 및 후속산화 공정에서 상기 비도핑 폴리실리콘막을 보호하기 위한 보호막을 차례로 형성하는 단계;게이트 마스크를 사용하여 상기 보호막, 상기 비도핑 폴리실리콘막, 상기 게이트 절연막을 차례로 선택 식각하여 NMOS와 PMOS의 게이트 전극 패턴을 형성하는 단계;NMOS와 PMOS의 게이트 전극 패턴이 형성된 기판 전면에 저농도 불순물 이온주입을 실시하는 단계;상기 선택식각되어 패턴화된 막들 측벽에 스페이서 절연막을 형성하는 단계;산화 공정에 의해 노출된 상기 반도체 기판 상에 이온주입의 완충역할을 하는 산화막을 형성하는 단계;상기 보호막을 제거하여 상기 비도핑 폴리실리콘막을 노출시키는 단계;상기 NMOS와 PMOS의 어느 한측에 선택적으로 고농도 제1 불순물을 이온주입하는 단계; 및상기 고농도 제1 불순물이 이온주입되지 않은 NMOS와 PMOS의 어느 한측에 선택적으로 고농도 제2 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 보호막은 질화막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 질화막은 200~500μm의 두께를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 산화막은 200∼700Å의 두께를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제1불순물 및 제2불순물은 서로 반대형의 n형 또는 p형 불순물인 것을 특징으로 하는 반도체 장치 제조 방법.
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