JP2000114393A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000114393A JP2000114393A JP10280870A JP28087098A JP2000114393A JP 2000114393 A JP2000114393 A JP 2000114393A JP 10280870 A JP10280870 A JP 10280870A JP 28087098 A JP28087098 A JP 28087098A JP 2000114393 A JP2000114393 A JP 2000114393A
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Abstract
(57)【要約】
【課題】 異極ゲート電極を有するＣＭＯＳを工程数が
少なく簡易な工程のプロセスで製造する方法を提供す
る。 【解決手段】 本方法は、異極ゲート電極構造を有する
ＣＭＯＳを備えた半導体装置の製造方法である。本発明
法では、基板全面にわたりゲート酸化膜上に窒素含有ポ
リシリコン層２２を成長させる工程と、窒素含有ポリシ
リコン層上にノンドープポリシリコン層２４を成長させ
て、窒素含有ポリシリコン層とノンドープポリシリコン
層とからなる２層のゲート電極層２５を形成する工程と
を有する。
少なく簡易な工程のプロセスで製造する方法を提供す
る。 【解決手段】 本方法は、異極ゲート電極構造を有する
ＣＭＯＳを備えた半導体装置の製造方法である。本発明
法では、基板全面にわたりゲート酸化膜上に窒素含有ポ
リシリコン層２２を成長させる工程と、窒素含有ポリシ
リコン層上にノンドープポリシリコン層２４を成長させ
て、窒素含有ポリシリコン層とノンドープポリシリコン
層とからなる２層のゲート電極層２５を形成する工程と
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、異極ゲート電極構
造を有するＣＭＯＳを備えた半導体装置の製造方法に関
し、更に詳細には、異極ゲート電極構造を有するＣＭＯ
Ｓを備えた半導体装置を簡易な工程で工程数のプロセス
により経済的に製造する方法に関するものである。
造を有するＣＭＯＳを備えた半導体装置の製造方法に関
し、更に詳細には、異極ゲート電極構造を有するＣＭＯ
Ｓを備えた半導体装置を簡易な工程で工程数のプロセス
により経済的に製造する方法に関するものである。
【０００２】
【従来の技術】サブμm 領域のＣＭＯＳでは、ｎ+ ゲー
トｎＭＯＳとｐ+ ゲートｐＭＯＳからなる異極ゲート構
造を備えたＣＭＯＳは、ｎＭＯＳ及びｐＭＯＳにｎ+ ゲ
ートを使っている同種ゲート構造に比べて、ＣＭＯＳの
微細化及び高集積化上、有利とされている。しかし、異
極ゲート構造のＣＭＯＳは、ｐ+ ゲート電極のｐ+ ポリ
シリコン層中のＢ（ボロン）が、薄いゲート酸化膜を通
過してシリコン基板に拡散する、いわゆるボロンの突き
抜け現象が発生し易く、突き抜けが起きた場合、ｐＭＯ
Ｓのしきい値電圧ばらつきの原因となる。更に、突き抜
けは、不純物活性化のアニール処理中の雰囲気やゲート
電極のポリシリコン層中のフッ素の存在によって加速さ
れるために、熱処理温度への制約が同極ゲート構造に比
べて厳しくなる。そして、サブ１／４μm 領域のＣＭＯ
Ｓでは、熱処理温度の制約は、ボロン突き抜け現象を抑
制するために益々厳しくなっている。
トｎＭＯＳとｐ+ ゲートｐＭＯＳからなる異極ゲート構
造を備えたＣＭＯＳは、ｎＭＯＳ及びｐＭＯＳにｎ+ ゲ
ートを使っている同種ゲート構造に比べて、ＣＭＯＳの
微細化及び高集積化上、有利とされている。しかし、異
極ゲート構造のＣＭＯＳは、ｐ+ ゲート電極のｐ+ ポリ
シリコン層中のＢ（ボロン）が、薄いゲート酸化膜を通
過してシリコン基板に拡散する、いわゆるボロンの突き
抜け現象が発生し易く、突き抜けが起きた場合、ｐＭＯ
Ｓのしきい値電圧ばらつきの原因となる。更に、突き抜
けは、不純物活性化のアニール処理中の雰囲気やゲート
電極のポリシリコン層中のフッ素の存在によって加速さ
れるために、熱処理温度への制約が同極ゲート構造に比
べて厳しくなる。そして、サブ１／４μm 領域のＣＭＯ
Ｓでは、熱処理温度の制約は、ボロン突き抜け現象を抑
制するために益々厳しくなっている。
【０００３】そこで、ボロンの突き抜けを防止するため
に、例えば、信学技報ＳＤＭ９３−８８、ｐ６７〜７５
は、「窒素ドープ層を有するＰ+ ポリシリコンゲート電
極技術のサブ１／４μm異極ゲートＣＭＯＳへの適用」
として、ボロンドープ・ポリシリコン層とゲート酸化膜
との間に薄い窒素ドープ・ポリシリコンをＬＰＣＶＤ法
により成膜したｐ+ ゲート電極構造を提案している。こ
こで、図３及び図４を参照して、前掲技報に提案されて
いるサブ１／４μm異極ゲートＣＭＯＳの製造方法（以
下、従来の異極ゲートＣＭＯＳの製造方法と言う）を説
明する。図３（ａ）〜（ｃ）及び図４（ｄ）〜（ｇ）
は、従来の製造方法に従って異極ゲートＣＭＯＳを製造
したときの工程毎の層構造を示す基板断面図である。
に、例えば、信学技報ＳＤＭ９３−８８、ｐ６７〜７５
は、「窒素ドープ層を有するＰ+ ポリシリコンゲート電
極技術のサブ１／４μm異極ゲートＣＭＯＳへの適用」
として、ボロンドープ・ポリシリコン層とゲート酸化膜
との間に薄い窒素ドープ・ポリシリコンをＬＰＣＶＤ法
により成膜したｐ+ ゲート電極構造を提案している。こ
こで、図３及び図４を参照して、前掲技報に提案されて
いるサブ１／４μm異極ゲートＣＭＯＳの製造方法（以
下、従来の異極ゲートＣＭＯＳの製造方法と言う）を説
明する。図３（ａ）〜（ｃ）及び図４（ｄ）〜（ｇ）
は、従来の製造方法に従って異極ゲートＣＭＯＳを製造
したときの工程毎の層構造を示す基板断面図である。
【０００４】まず、図３（ａ）に示すように、シリコン
基板４２上にＬＯＣＯＳ法等により素子分離領域４４を
形成してｎＭＯＳ領域４３及びｐＭＯＳ領域４５を区画
する。次いで、ｎウエル４６及びｐウエル４８を形成
し、ｎＭＯＳ、ｐＭＯＳそれぞれのチャネルイオン注入
とアニールを行う。続いて、ゲート酸化（ｎＭＯＳのゲ
ート酸化膜５０の形成）を行い、次に、ウエハ全面にin
-situ でリン（Ｐ）をドープしたポリシリコン層５２を
堆積する。マスクを使って、ｐＭＯＳ領域４５上のリン
ドープ・ポリシリコン層５２をエッチング除去する。次
いで、ｐＭＯＳ領域４５上にゲート酸化膜５０を除去
し、その後、図３（ｂ）に示すように、２回目のゲート
酸化（ｐＭＯＳのゲート酸化膜５４の形成）を行う。そ
して、in-situ で始めに窒素とボロンを、次にボロンの
みをドープしたポリシリコン層５６を連続的に基板全面
に堆積する。次に、基板全面にわたりボロンドープ・ポ
リシリコン層５６上にレジスト膜５８を成膜し、続い
て、図３（ｃ）に示すように、ｎＭＯＳ領域４３のレジ
スト膜を除去し、リンドープ・ポリシリコン層５２上の
ボロンポリシリコン層５６を露出させる。
基板４２上にＬＯＣＯＳ法等により素子分離領域４４を
形成してｎＭＯＳ領域４３及びｐＭＯＳ領域４５を区画
する。次いで、ｎウエル４６及びｐウエル４８を形成
し、ｎＭＯＳ、ｐＭＯＳそれぞれのチャネルイオン注入
とアニールを行う。続いて、ゲート酸化（ｎＭＯＳのゲ
ート酸化膜５０の形成）を行い、次に、ウエハ全面にin
-situ でリン（Ｐ）をドープしたポリシリコン層５２を
堆積する。マスクを使って、ｐＭＯＳ領域４５上のリン
ドープ・ポリシリコン層５２をエッチング除去する。次
いで、ｐＭＯＳ領域４５上にゲート酸化膜５０を除去
し、その後、図３（ｂ）に示すように、２回目のゲート
酸化（ｐＭＯＳのゲート酸化膜５４の形成）を行う。そ
して、in-situ で始めに窒素とボロンを、次にボロンの
みをドープしたポリシリコン層５６を連続的に基板全面
に堆積する。次に、基板全面にわたりボロンドープ・ポ
リシリコン層５６上にレジスト膜５８を成膜し、続い
て、図３（ｃ）に示すように、ｎＭＯＳ領域４３のレジ
スト膜を除去し、リンドープ・ポリシリコン層５２上の
ボロンポリシリコン層５６を露出させる。
【０００５】次いで、図４（ｄ）に示すように、残った
レジスト膜５８をマスクにして、リンポリシリコン層５
２表面の酸化膜５９をストッパーとしてｎＭＯＳ領域４
３のボロンポリシリコン層５６をエッチング除去する。
次に、図４（ｅ）に示すように、ｎＭＯＳ、及びｐＭＯ
Ｓのゲート電極のレジストパターン６０を形成する。そ
の後、リンドープ・ポリシリコン層５２とボロンドープ
・ポリシリコン層及び窒素ドープ・ポリシリコン層５６
を同時にＥＣＲエッチング法により加工する。続いて、
図４（ｆ）に示すように、加工後の両ポリシリコン層表
面を薄く酸化した後、レジストをマスク（図示せず）に
してイオン注入し、ｎ+ 、ｐ+ 両拡散層を形成する。浅
いｐ+ 拡散層の形成には、Ｓｉイオン注入によるプレア
モルファス化と、それに続く低エネルギーのＢＦ2 イオ
ン注入を用いて、ｐ+ ゲート６２とｎ+ ゲート６４とを
形成する。アニールには急速熱処理法（ＲＴＡ）を用い
る。次いで、図４（ｇ）に示すように、層間絶縁膜６６
を堆積した後、コンタクトホールを形成し、メタル配線
６８を形成する。
レジスト膜５８をマスクにして、リンポリシリコン層５
２表面の酸化膜５９をストッパーとしてｎＭＯＳ領域４
３のボロンポリシリコン層５６をエッチング除去する。
次に、図４（ｅ）に示すように、ｎＭＯＳ、及びｐＭＯ
Ｓのゲート電極のレジストパターン６０を形成する。そ
の後、リンドープ・ポリシリコン層５２とボロンドープ
・ポリシリコン層及び窒素ドープ・ポリシリコン層５６
を同時にＥＣＲエッチング法により加工する。続いて、
図４（ｆ）に示すように、加工後の両ポリシリコン層表
面を薄く酸化した後、レジストをマスク（図示せず）に
してイオン注入し、ｎ+ 、ｐ+ 両拡散層を形成する。浅
いｐ+ 拡散層の形成には、Ｓｉイオン注入によるプレア
モルファス化と、それに続く低エネルギーのＢＦ2 イオ
ン注入を用いて、ｐ+ ゲート６２とｎ+ ゲート６４とを
形成する。アニールには急速熱処理法（ＲＴＡ）を用い
る。次いで、図４（ｇ）に示すように、層間絶縁膜６６
を堆積した後、コンタクトホールを形成し、メタル配線
６８を形成する。
【０００６】
【発明が解決しようとする課題】しかし、上述の方法で
は、ｎＭＯＳ用のゲート電極には、窒素ドープ・ポリシ
リコンが形成されていないという問題と、ｐＭＯＳのゲ
ート電極とｎＭＯＳのゲート電極を別々の工程で形成す
るために、工程が複雑で工程数が多いという問題があっ
た。
は、ｎＭＯＳ用のゲート電極には、窒素ドープ・ポリシ
リコンが形成されていないという問題と、ｐＭＯＳのゲ
ート電極とｎＭＯＳのゲート電極を別々の工程で形成す
るために、工程が複雑で工程数が多いという問題があっ
た。
【０００７】そこで、本発明の目的は、異極ゲート電極
を有するＣＭＯＳを工程数が少なく簡易な工程のプロセ
スで製造する方法を提供することである。
を有するＣＭＯＳを工程数が少なく簡易な工程のプロセ
スで製造する方法を提供することである。
【０００８】
【課題を解決するための手段】本発明者は、従来の方法
で上述した問題が生じる原因は、ゲート電極ポリシリコ
ン層に対する不純物ドーピングをin-situで行うことに
あると考え、実験の末に、本発明を完成するに到った。
で上述した問題が生じる原因は、ゲート電極ポリシリコ
ン層に対する不純物ドーピングをin-situで行うことに
あると考え、実験の末に、本発明を完成するに到った。
【０００９】上記目的を達成するために、本発明に係る
半導体装置の製造方法は、異極ゲート電極構造を有する
ＣＭＯＳを備えた半導体装置の製造方法であって、基板
全面にわたりゲート酸化膜上に窒素含有ポリシリコン層
を成長させる工程と、窒素含有ポリシリコン層上にノン
ドープ・ポリシリコン層を成長させて、窒素含有ポリシ
リコン層とノンドープ・ポリシリコン層とからなる２層
のゲート電極層を形成する工程とを有することを特徴と
している。
半導体装置の製造方法は、異極ゲート電極構造を有する
ＣＭＯＳを備えた半導体装置の製造方法であって、基板
全面にわたりゲート酸化膜上に窒素含有ポリシリコン層
を成長させる工程と、窒素含有ポリシリコン層上にノン
ドープ・ポリシリコン層を成長させて、窒素含有ポリシ
リコン層とノンドープ・ポリシリコン層とからなる２層
のゲート電極層を形成する工程とを有することを特徴と
している。
【００１０】本発明方法の好適な実施態様では、続い
て、窒素含有ポリシリコン層上にノンドープ・ポリシリ
コン層を成長させて、窒素含有ポリシリコン層とノンド
ープ・ポリシリコン層とからなる２層のゲート電極層を
形成する工程と、フォトリソグラフィ及びエッチングに
より、ＮチャネルＭＯＳＦＥＴのゲート電極及びＰチャ
ネルＭＯＳＦＥＴのゲート電極を同時に形成する工程
と、Ｎ−チャネルＭＯＳＦＥＴ領域にｎ型不純物イオン
をイオン注入してｎ+ のソース／ドレイン領域（拡散
層）を形成すると共にＮ−チャネルＭＯＳＦＥＴ領域の
ゲート電極のノンドープ・ポリシリコン層をｎ+ 領域に
する第１のイオン注入工程と、Ｐ−チャネルＭＯＳＦＥ
Ｔ領域にｐ型不純物イオンをイオン注入してｐ+ のソー
ス／ドレイン領域（拡散層）を形成すると共にＰ−チャ
ネルＭＯＳＦＥＴ領域のゲート電極のノンドープ・ポリ
シリコン層をｐ+ 領域にする第２のイオン注入工程とを
有する。
て、窒素含有ポリシリコン層上にノンドープ・ポリシリ
コン層を成長させて、窒素含有ポリシリコン層とノンド
ープ・ポリシリコン層とからなる２層のゲート電極層を
形成する工程と、フォトリソグラフィ及びエッチングに
より、ＮチャネルＭＯＳＦＥＴのゲート電極及びＰチャ
ネルＭＯＳＦＥＴのゲート電極を同時に形成する工程
と、Ｎ−チャネルＭＯＳＦＥＴ領域にｎ型不純物イオン
をイオン注入してｎ+ のソース／ドレイン領域（拡散
層）を形成すると共にＮ−チャネルＭＯＳＦＥＴ領域の
ゲート電極のノンドープ・ポリシリコン層をｎ+ 領域に
する第１のイオン注入工程と、Ｐ−チャネルＭＯＳＦＥ
Ｔ領域にｐ型不純物イオンをイオン注入してｐ+ のソー
ス／ドレイン領域（拡散層）を形成すると共にＰ−チャ
ネルＭＯＳＦＥＴ領域のゲート電極のノンドープ・ポリ
シリコン層をｐ+ 領域にする第２のイオン注入工程とを
有する。
【００１１】本発明方法では、第１のイオン注入工程及
び第２のイオン注入工程でイオン注入するイオン種がｎ
であるか、ｐであるかは問題ではなく、第１のイオン注
入工程では、Ｐ−チャネルＭＯＳＦＥＴ領域にｐ型不純
物イオンをイオン注入してｐ + のソース／ドレイン領域
（拡散層）を形成すると共にＰ−チャネルＭＯＳＦＥＴ
領域のゲート電極のノンドープ・ポリシリコン層をｐ+
領域にし、第２のイオン注入工程では、Ｎ−チャネルＭ
ＯＳＦＥＴ領域にｎ型不純物イオンをイオン注入してｎ
+ のソース／ドレイン領域（拡散層）を形成すると共に
Ｎ−チャネルＭＯＳＦＥＴ領域のゲート電極のノンドー
プ・ポリシリコン層をｎ+領域にするようにしても良
い。
び第２のイオン注入工程でイオン注入するイオン種がｎ
であるか、ｐであるかは問題ではなく、第１のイオン注
入工程では、Ｐ−チャネルＭＯＳＦＥＴ領域にｐ型不純
物イオンをイオン注入してｐ + のソース／ドレイン領域
（拡散層）を形成すると共にＰ−チャネルＭＯＳＦＥＴ
領域のゲート電極のノンドープ・ポリシリコン層をｐ+
領域にし、第２のイオン注入工程では、Ｎ−チャネルＭ
ＯＳＦＥＴ領域にｎ型不純物イオンをイオン注入してｎ
+ のソース／ドレイン領域（拡散層）を形成すると共に
Ｎ−チャネルＭＯＳＦＥＴ領域のゲート電極のノンドー
プ・ポリシリコン層をｎ+領域にするようにしても良
い。
【００１２】ｎ不純物イオン及びｐ不純物イオンの種類
には制約はなく、例えばｎ型不純物イオンがＡｓイオン
であり、ｐ型不純物イオンがＢイオン又はＢＦ2 であ
る。
には制約はなく、例えばｎ型不純物イオンがＡｓイオン
であり、ｐ型不純物イオンがＢイオン又はＢＦ2 であ
る。
【００１３】また、本発明方法では、窒素含有ポリシリ
コン層を成長させる工程の前に、Ｓｉ基板のＮ−チャネ
ルＭＯＳＦＥＴ領域及びＰ−チャネルＭＯＳＦＥＴ領域
にそれぞれイオン注入して、ｐ−ウエル及びｎ−ウエル
を形成する工程と、各ＭＯＳＦＥＴ領域上にゲート酸化
膜を成膜する工程とを有する。また、第２のイオン注入
工程に続いて、熱処理を施して、イオン注入した不純物
の活性化を行う工程を有する。
コン層を成長させる工程の前に、Ｓｉ基板のＮ−チャネ
ルＭＯＳＦＥＴ領域及びＰ−チャネルＭＯＳＦＥＴ領域
にそれぞれイオン注入して、ｐ−ウエル及びｎ−ウエル
を形成する工程と、各ＭＯＳＦＥＴ領域上にゲート酸化
膜を成膜する工程とを有する。また、第２のイオン注入
工程に続いて、熱処理を施して、イオン注入した不純物
の活性化を行う工程を有する。
【００１４】本発明方法で製造したＣＭＯＳは、ゲート
酸化膜上に窒素含有ポリシリコンを有するので、ゲート
酸化膜へのボロン／ヒ素／リン等の不純物拡散を抑制で
きる。また、本発明方法では、ＮチャネルＭＯＳＦＥＴ
及びＰチャネルＭＯＳＦＥＴのゲート電極ノンドープ・
ポリシリコン層を同時にしかも窒素含有ポリシリコン層
に続いて連続成長させることにより、異極ゲート電極構
造を有するＣＭＯＳ用ゲート電極を形成する際に、プロ
セス工程数を窒素含有ポリシリコンを使用しないプロセ
スと同じ工程数に減少させており、異極ゲート電極構造
を有するＣＭＯＳ用ゲート電極形成の従来法に比べて、
著しく削減できる。
酸化膜上に窒素含有ポリシリコンを有するので、ゲート
酸化膜へのボロン／ヒ素／リン等の不純物拡散を抑制で
きる。また、本発明方法では、ＮチャネルＭＯＳＦＥＴ
及びＰチャネルＭＯＳＦＥＴのゲート電極ノンドープ・
ポリシリコン層を同時にしかも窒素含有ポリシリコン層
に続いて連続成長させることにより、異極ゲート電極構
造を有するＣＭＯＳ用ゲート電極を形成する際に、プロ
セス工程数を窒素含有ポリシリコンを使用しないプロセ
スと同じ工程数に減少させており、異極ゲート電極構造
を有するＣＭＯＳ用ゲート電極形成の従来法に比べて、
著しく削減できる。
【００１５】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施形態例 本実施形態例は、本発明に係るＭＯＳＦＥＴの製造方法
の実施形態の一例であって、図１（ａ）〜（ｃ）、及び
図２（ｄ）〜（ｆ）は本実施形態例に従ってＭＯＳＦＥ
Ｔを製作した際の工程毎の層構造を示す基板断面図であ
る。本実施形態例では、図１（ａ）に示すように、先
ず、ＬＯＣＯＳ法等により素子分離膜１８をＳｉ基板１
２に形成してＮ−チャネルＭＯＳＦＥＴ（以下、ｎＭＯ
Ｓと言う）領域１３及びＰ−チャネルＭＯＳＦＥＴ（以
下、ｐＭＯＳと言う）領域１５を区画し、次いで各ＭＯ
ＳＦＥＴ領域上にゲート酸化膜２０を成膜する。次い
で、イオン注入してＳｉ基板１２のＮ−チャネルＭＯＳ
ＦＥＴ領域及びＰ−チャネルＭＯＳＦＥＴ領域にそれぞ
れｐ−ウエル１４及びｎ−ウエル１６を形成する。
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。実施形態例 本実施形態例は、本発明に係るＭＯＳＦＥＴの製造方法
の実施形態の一例であって、図１（ａ）〜（ｃ）、及び
図２（ｄ）〜（ｆ）は本実施形態例に従ってＭＯＳＦＥ
Ｔを製作した際の工程毎の層構造を示す基板断面図であ
る。本実施形態例では、図１（ａ）に示すように、先
ず、ＬＯＣＯＳ法等により素子分離膜１８をＳｉ基板１
２に形成してＮ−チャネルＭＯＳＦＥＴ（以下、ｎＭＯ
Ｓと言う）領域１３及びＰ−チャネルＭＯＳＦＥＴ（以
下、ｐＭＯＳと言う）領域１５を区画し、次いで各ＭＯ
ＳＦＥＴ領域上にゲート酸化膜２０を成膜する。次い
で、イオン注入してＳｉ基板１２のＮ−チャネルＭＯＳ
ＦＥＴ領域及びＰ−チャネルＭＯＳＦＥＴ領域にそれぞ
れｐ−ウエル１４及びｎ−ウエル１６を形成する。
【００１６】次いで、図１（ｂ）に示すように、基板全
面に窒素含有ポリシリコン層２２を成長させる。続い
て、図１（ｃ）に示すように、ノンドープ・ポリシリコ
ン層２４を成長させて、窒素含有ポリシリコン層２２と
ノンドープ・ポリシリコン層２４とからなる２層構造の
ゲート電極層２５を形成する。
面に窒素含有ポリシリコン層２２を成長させる。続い
て、図１（ｃ）に示すように、ノンドープ・ポリシリコ
ン層２４を成長させて、窒素含有ポリシリコン層２２と
ノンドープ・ポリシリコン層２４とからなる２層構造の
ゲート電極層２５を形成する。
【００１７】次いで、図２（ｄ）に示すように、既知の
フォトリソグラフィ法及びエッチング法を使ってゲート
電極層２５をパターニングして、ｎＭＯＳのゲート電極
２６及びｐＭＯＳのゲート電極２８を同時に形成する。
次に、図２（ｅ）に示すように、ｐＭＯＳ領域１５にマ
スク３０を形成し、ｎＭＯＳ領域１５にＡｓイオンをイ
オン注入してｎ+ のソース／ドレイン領域（拡散層）３
２を形成すると共にゲート電極２６のノンドープ・ポリ
シリコン層２４をｎ+ にする。
フォトリソグラフィ法及びエッチング法を使ってゲート
電極層２５をパターニングして、ｎＭＯＳのゲート電極
２６及びｐＭＯＳのゲート電極２８を同時に形成する。
次に、図２（ｅ）に示すように、ｐＭＯＳ領域１５にマ
スク３０を形成し、ｎＭＯＳ領域１５にＡｓイオンをイ
オン注入してｎ+ のソース／ドレイン領域（拡散層）３
２を形成すると共にゲート電極２６のノンドープ・ポリ
シリコン層２４をｎ+ にする。
【００１８】続いて、図２（ｆ）に示すように、ｎＭＯ
Ｓ領域１３にマスク３４を形成し、ｐＭＯＳ領域１５に
Ｂイオンをイオン注入してｐ+ のソース／ドレイン領域
（拡散層）３６を形成すると共にゲート電極２８のノン
ドープ・ポリシリコン層２４をｐ+ にする。次いで、イ
オン注入した不純物の活性化を行うために熱処理を施し
て、トランジスタ構造を形成する。また、第１のイオン
注入工程に続いて、熱処理を施す第１の熱処理工程と、
第２のイオン注入工程に続いて、熱処理を施す第２の熱
処理工程とを有し、第１及び第２のイオン注入の後、そ
れぞれ、熱処理を施すようにしても良い。
Ｓ領域１３にマスク３４を形成し、ｐＭＯＳ領域１５に
Ｂイオンをイオン注入してｐ+ のソース／ドレイン領域
（拡散層）３６を形成すると共にゲート電極２８のノン
ドープ・ポリシリコン層２４をｐ+ にする。次いで、イ
オン注入した不純物の活性化を行うために熱処理を施し
て、トランジスタ構造を形成する。また、第１のイオン
注入工程に続いて、熱処理を施す第１の熱処理工程と、
第２のイオン注入工程に続いて、熱処理を施す第２の熱
処理工程とを有し、第１及び第２のイオン注入の後、そ
れぞれ、熱処理を施すようにしても良い。
【００１９】
【発明の効果】本発明方法によれば、ＮチャネルＭＯＳ
ＦＥＴ及びＰチャネルＭＯＳＦＥＴのゲート電極ノンド
ープ・ポリシリコン層を同時にしかも窒素含有ポリシリ
コン層に続いて連続成長させることにより、異極ゲート
電極構造を有するＣＭＯＳ用ゲート電極形成のプロセス
工程数を窒素含有ポリシリコンを使用しないプロセスと
同じ工程数に減少させており、異極ゲート電極構造を有
するＣＭＯＳ用ゲート電極形成の従来法に比べて、著し
く削減できる。
ＦＥＴ及びＰチャネルＭＯＳＦＥＴのゲート電極ノンド
ープ・ポリシリコン層を同時にしかも窒素含有ポリシリ
コン層に続いて連続成長させることにより、異極ゲート
電極構造を有するＣＭＯＳ用ゲート電極形成のプロセス
工程数を窒素含有ポリシリコンを使用しないプロセスと
同じ工程数に減少させており、異極ゲート電極構造を有
するＣＭＯＳ用ゲート電極形成の従来法に比べて、著し
く削減できる。
【図１】図１（ａ）〜（ｃ）は、それぞれ、実施形態例
に従ってＭＯＳＦＥＴを製作した際の工程毎の層構造を
示す基板断面図である。
に従ってＭＯＳＦＥＴを製作した際の工程毎の層構造を
示す基板断面図である。
【図２】図２（ｄ）〜（ｆ）は、それぞれ、図１（ｃ）
に続く、実施形態例に従ってＭＯＳＦＥＴを製作した際
の工程毎の層構造を示す基板断面図である。
に続く、実施形態例に従ってＭＯＳＦＥＴを製作した際
の工程毎の層構造を示す基板断面図である。
【図３】図３（ａ）〜（ｃ）は、それぞれ、従来の製造
方法に従って異極ゲートＣＭＯＳを製造したときの工程
毎の層構造を示す基板断面図である。
方法に従って異極ゲートＣＭＯＳを製造したときの工程
毎の層構造を示す基板断面図である。
【図４】図４（ｄ）〜（ｇ）は、それぞれ、図３（ｃ）
に続いて、従来の製造方法に従って異極ゲートＣＭＯＳ
を製造したときの工程毎の層構造を示す基板断面図であ
る。
に続いて、従来の製造方法に従って異極ゲートＣＭＯＳ
を製造したときの工程毎の層構造を示す基板断面図であ
る。
１２ Ｓｉ基板 １３ ｎＭＯＳ領域 １４ ｐ−ウエル １５ ｐＭＯＳ領域 １６ ｎ−ウエル １８ 素子分離領域 ２０ ゲート酸化膜 ２２ 窒素含有ポリシリコン層 ２４ ノンドープ・ポリシリコン層 ２５ ゲート電極層 ２６ ｎＭＯＳのゲート電極 ２８ ｐＭＯＳのゲート電極 ３０ マスク ３２ ｎ+ のソース／ドレイン領域（拡散層） ３４ マスク ３６ ソース／ドレイン領域（拡散層） ４２ シリコン基板 ４４ 素子分離領域 ４３ ｎＭＯＳ領域 ４５ ｐＭＯＳ領域 ４６ ｎウエル ４８ ｐウエル ５０ ｎＭＯＳのゲート酸化膜 ５２ リンドープ・ポリシリコン層 ５４ ｐＭＯＳのゲート酸化膜 ５６ ボロン／窒素ドープ・ポリシリコン層 ５８ レジスト膜 ５９ 酸化膜 ６０ レジストパターン ６２ ｐ+ ゲート ６４ ｎ+ ゲート ６６ ＳｉＯ2 膜 ６８ Ａｌ配線
Claims (7)
- 【請求項１】 異極ゲート電極構造を有するＣＭＯＳを
備えた半導体装置の製造方法であって、 基板全面にわたりゲート酸化膜上に窒素含有ポリシリコ
ン層を成長させる工程と、 窒素含有ポリシリコン層上にノンドープ・ポリシリコン
層を成長させて、窒素含有ポリシリコン層とノンドープ
・ポリシリコン層とからなる２層のゲート電極層を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 続いて、フォトリソグラフィ及びエッチ
ングにより、ＮチャネルＭＯＳＦＥＴのゲート電極及び
ＰチャネルＭＯＳＦＥＴのゲート電極を同時に形成する
工程と、 Ｎ−チャネルＭＯＳＦＥＴ領域にｎ型不純物イオンをイ
オン注入してｎ+ のソース／ドレイン領域（拡散層）を
形成すると共にＮ−チャネルＭＯＳＦＥＴ領域のゲート
電極のノンドープ・ポリシリコン層をｎ+ 領域にする第
１のイオン注入工程と、 Ｐ−チャネルＭＯＳＦＥＴ領域にｐ型不純物イオンをイ
オン注入してｐ+ のソース／ドレイン領域（拡散層）を
形成すると共にＰ−チャネルＭＯＳＦＥＴ領域のゲート
電極のノンドープ・ポリシリコン層をｐ+ 領域にする第
２のイオン注入工程とを有することを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 第１のイオン注入工程では、Ｐ−チャネ
ルＭＯＳＦＥＴ領域にｐ型不純物イオンをイオン注入し
てｐ+ のソース／ドレイン領域（拡散層）を形成すると
共にＰ−チャネルＭＯＳＦＥＴ領域のゲート電極のノン
ドープ・ポリシリコン層をｐ+ 領域にし、 第２のイオン注入工程では、Ｎ−チャネルＭＯＳＦＥＴ
領域にｎ型不純物イオンをイオン注入してｎ+ のソース
／ドレイン領域（拡散層）を形成すると共にＮ−チャネ
ルＭＯＳＦＥＴ領域のゲート電極のノンドープ・ポリシ
リコン層をｎ+領域にすることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項４】 ｎ型不純物イオンがＡｓイオンであり、
ｐ型不純物イオンがＢイオン又はＢＦ2 であることを特
徴とする請求項２又は３に記載の半導体装置の製造方
法。 - 【請求項５】 窒素含有ポリシリコン層を成長させる工
程の前に、Ｓｉ基板のＮ−チャネルＭＯＳＦＥＴ領域及
びＰ−チャネルＭＯＳＦＥＴ領域に、それぞれイオン注
入して、ｐ−ウエル及びｎ−ウエルを形成する工程と、 各ＭＯＳＦＥＴ領域上にゲート酸化膜を成膜する工程と
を有することを特徴とする請求項１から４のうちのいず
れか１項に記載の半導体装置の製造方法。 - 【請求項６】 第２のイオン注入工程に続いて、熱処理
を施して、イオン注入した不純物の活性化を行う工程を
有することを特徴とする請求項１から５のうちのいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項７】 第１のイオン注入工程に続いて、熱処理
を施す第１の熱処理工程と、第２のイオン注入工程に続
いて、熱処理を施す第２の熱処理工程とを有することを
特徴とする請求項１から５のうちのいずれか１項に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280870A JP2000114393A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10280870A JP2000114393A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114393A true JP2000114393A (ja) | 2000-04-21 |
Family
ID=17631114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10280870A Pending JP2000114393A (ja) | 1998-10-02 | 1998-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2013125970A (ja) * | 2011-12-15 | 2013-06-24 | Taiwan Semiconductor Manufacturing Co Ltd | Ｂｓｉイメージセンサー用半導体装置とその形成方法 |
-
1998
- 1998-10-02 JP JP10280870A patent/JP2000114393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2013125970A (ja) * | 2011-12-15 | 2013-06-24 | Taiwan Semiconductor Manufacturing Co Ltd | Ｂｓｉイメージセンサー用半導体装置とその形成方法 |
| US9356059B2 (en) | 2011-12-15 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | BSI image sensor chips and methods for forming the same |
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