JPH1032330A - 横型ｍｏｓトランジスタの製造方法 - Google Patents

横型ｍｏｓトランジスタの製造方法

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Abstract

(57)【要約】 【課題】 横型ＭＯＳトランジスタのチャネル領域を形
成する際に不純物の高温、長時間の熱処理を行うと、チ
ャネル領域の濃度プロファイルが緩慢になり、ＭＯＳ特
性が劣化され、かつ微小ＭＯＳトランジスタとの混載が
困難になる。 【解決手段】 半導体基板１上に形成されたゲート電極
５の直下にチャネル領域６を不純物のイオン注入により
形成する際に、半導体基板１を平面方向に回転させなが
ら半導体基板の表面に対して傾斜された角度で、しかも
複数回に分けてイオン注入を行う。イオン注入の傾斜に
よりゲート電極５の直下へのイオン注入が可能となり、
かつ複数回のイオン注入によりチャネル領域は急峻な濃
度プロファイルとなる。高温、長時間の熱処理が不要と
なり、微小な不純物拡散層を有する微小ＭＯＳトランジ
スタとの共存が可能となり、これらのＭＯＳトランジス
タを混載した半導体集積回路装置が実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は横型ＭＯＳトランジ
スタの製造方法に関し、特にチャネル領域への不純物の
導入方法を改善した製造方法に関する。
【０００２】
【従来の技術】従来、横型ＭＯＳトランジスタでは、所
要のチャネル長と耐圧を得るために、基板に対して不純
物を導入した後、高温、長時間の熱処理を行っている。
図４は従来の製造方法を工程順に示す断面図である。こ
こではＮチャネル横型ＭＯＳトランジスタを製造する例
を示している。先ず、図４（ａ）のように、Ｐ型シリコ
ン基板１０１にリンを１〜３Ｅ１３ｃｍ-2の条件で注入
し、１０００〜１２００℃、８〜１２時間の熱処理を行
いＮウェル領域２を形成する。次いで、ＬＯＣＯＳ法等
により素子分離酸化膜１０３を形成した後、Ｏ 雰囲気
中で１０００〜１２００℃、５〜２０分程度の熱酸化を
行い、１５０〜４００Åのゲート酸化膜１０４を形成す
る。さらに、その上にポリシリコンを堆積し、フォトレ
ジストを用いた選択エッチングすることでゲート電極１
０５を形成する。
【０００３】次いで、図４（ｂ）のように、全面にフォ
トレジストを形成した後、これを選択的に残し、チャネ
ル形成領域以外の部分を覆うフォトレジストマスク１０
６を形成する。そして、ボロンを加速電圧５０〜８０ｋ
ｅＶ、３〜５Ｅ１３ｃｍ-2の条件でシリコン基板の表面
にイオン注入する。しかる上で、図４（ｃ）のように、
１０００〜１２００℃、５０〜８０分程度の高温、長時
間の熱処理を行い、イオン注入したボロンを活性化かつ
拡散させＰ型の１０７チャネル領域を形成する。
【０００４】更に、図４（ｄ）のように、前記フォトレ
ジストマスク１０６を除去した後、ゲート電極を利用し
た自己整合法によりシリコン基板１０１にヒ素またはリ
ンを８０〜１６０ｋｅＶ、５Ｅ１５〜１Ｅ１６ｃｍ-2の
条件でイオン注入し、ドレイン領域１０８およびソース
領域１０９としてＮ型拡散層を形成する。これにより、
前記チャネル領域とにより横型ＭＯＳトランジスタが構
成される。しかる後、図４（ｅ）のように、ＣＶＤ法に
より１．０μｍ程度の層間絶縁膜１１０を形成し、前記
ドレイン領域、ソース領域を開口するコンタクトホール
を開設し、スパッタ法によりアルミニウム膜１１１を堆
積し、これを選択的にエッチングしてドレイン、ソース
の各電極を形成する。また、その上にパッシベーション
膜１１２を形成する。
【０００５】
【発明が解決しようとする課題】このように、従来の製
造方法では、チャネル領域を形成する際には、不純物を
基板にイオン注入した後に、これを熱処理してゲート電
極の直下にまでチャネル領域を熱拡散する手法がとられ
ている。このため、不純物をゲート電極の直下にまで横
方向に拡散させる必要があり、従来では前記したように
１０００〜１２００℃、１時間程度の高温、長時間の熱
処理が行われている。したがって、この高温、長時間の
熱処理により、チャネル領域の不純物プロファイルは、
図５に示すように、ゲート電極の直下でなだらかなもの
となり、この領域で空乏層が拡がりやすくなり、パンチ
スルーが生じ易いものとなる。また、高温、長時間の熱
処理を行うと、他の素子に形成されている不純物層も熱
拡散されてしまい、特に０．５μｍルールの微細な素子
の特性が劣化されてしまう。このため、微細な素子を混
載した半導体集積回路装置の実現が難しいという問題も
ある。
【０００６】本発明の目的は、高温、長時間の熱処理を
行うことなくチャネル領域を好適に形成することを可能
にした横型ＭＯＳトランジスタの製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は、半導体基板上
に形成されたゲート電極の直下にチャネル領域を形成す
る際の不純物のイオン注入を、半導体基板を平面方向に
回転させながら半導体基板の表面に対して傾斜された角
度で、しかも複数回に分けて行うことを特徴とする。こ
の場合、複数回のイオン注入のそれぞれの加速電圧が相
違されることが好ましい。また、イオン注入した第１の
導電型の不純物を活性化するための熱処理は、低温、短
時間の熱処理工程とする。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。先ず、図１（ａ）のように、Ｐ型シ
リコン基板１にリンを１〜３Ｅ１３ｃｍ-2の条件で注入
し、１０００〜１２００℃、８〜１２時間の熱処理を行
いＮウェル領域２を形成する。次いで、ＬＯＣＯＳ法等
により素子分離酸化膜３を形成した後、Ｏ2 雰囲気中で
１０００〜１２００℃、５〜２０分程度の熱酸化を行
い、１５０〜４００Åのゲート酸化膜４を形成する。さ
らに、その上にポリシリコンを堆積し、フォトレジスト
を用いた選択エッチングすることでゲート電極５を形成
する。
【０００９】次いで、図１（ｂ）のように、全面にフォ
トレジストを形成した後、これを選択的に残し、チャネ
ル形成領域以外の部分を覆うフォトレジストマスク６を
形成する。そして、ボロンをシリコン基板にイオン注入
する。このとき、イオン注入は２回に分けて行い、最初
はシリコン基板１の表面に対して斜め４５度の角度で、
しかもシリコン基板１を平面方向に回転させながら、加
速電圧１５０〜２００ｋｅＶ、３〜５Ｅ１３ｃｍ-2の条
件で行う。次いで、同じイオン注入角度でかつシリコン
基板を平面方向に回転させながら、加速電圧５０〜８０
ｋｅＶ、３〜５Ｅ１３ｃｍ-2の条件で行う。しかる後、
１０００℃、５〜１５分の短い時間での熱処理を行い、
図１（ｃ）のように、イオン注入されたボロンが活性化
され、かつゲート電極の直下にまで拡散され、チャネル
領域７が形成される。
【００１０】次いで、図１（ｄ）のように、ゲート電極
５を利用した自己整合法によりヒ素またはリンを８０〜
１６０ｋｅＶ、５Ｅ１５〜１Ｅ１６ｃｍ-2の条件でイオ
ン注入し、ドレイン領域８およびソース領域９としてＮ
型拡散層を形成する。その後、図１（ｅ）のように、Ｃ
ＶＤ法により１．０μｍ程度の層間膜１０を形成し、ド
レイン領域およびソース領域に開口するコンタクトホー
ルを開設し、全面にスパッタ法によりアルミニウム膜を
堆積する。そして、このアルミニウム膜を選択エッチン
グしドレインおよびソースの各電極１１を形成する。ま
た、その上にパッシベーション膜１２を形成する。な
お、図１（ｅ）では、同一シリコン基板に形成される微
小ＭＯＳトランジスタを図示している。この微小ＭＯＳ
トランジスタにおいては、シリコン基板１の表面上にゲ
ート酸化膜４とゲート電極５を形成し、かつＮ型ウェル
領域にＰ型ドレイン領域１３とソース領域を形成してＰ
チャネルＭＯＳトランジスタを構成した例を示してい
る。
【００１１】したがって、この横型ＭＯＳトランジスタ
では、チャネル領域７の形成時に、シリコン基板１を回
転させながらかつシリコン基板１の表面に対して傾斜し
た角度でイオン注入を行っているため、その後の熱処理
を高温でかつ長時間にわたって行わなくともチャネル領
域７をゲート電極５の直下にまで進入させた状態で形成
することができる。また、イオン注入に際しては、異な
る加速電圧で２回に分けて行っているため、各加速電圧
によるイオン注入深さに差が生じ、これらが組み合わさ
れた濃度分布のチャネル領域が形成される。そして、前
記した熱処理時間が短いことと相まって、図２にチャネ
ル領域の不純物濃度分布を示すように、チャネルの横方
向に対して急峻な濃度プロファイルとなる。したがっ
て、チャネル領域の全体を高濃度にすることが可能とな
り、空乏層の伸びが抑えられ、チャネル耐圧を高めるこ
とが可能となる。また、熱処理温度の低下と熱処理時間
の短縮により他の微小ＭＯＳトランジスタにおける不純
物拡散層がいたずらに拡散されることが防止でき、０．
５μｍルール等の他の微小ＭＯＳトランジスタを混載し
たＣＭＯＳ型半導体集積回路装置が実現可能となる。
【００１２】ここで、チャネル領域をイオン注入により
形成する際のシリコン基板に対する角度とそのイオン注
入回数は、前記した角度および回数に限定されることは
ない。例えば、シリコン基板を回転しながら、シリコン
基板の表面に対して３０度（シリコン基板表面の垂線に
対する角度）の角度からボロンをイオン注入する。そし
て、このイオン注入を３〜５Ｅ１３ｃｍ-2の条件で、加
速電圧を２００〜５００ｋｅＶの範囲で少しずつ変えな
がら複数回にかけて行う。その結果、チャネル領域の不
純物の濃度分布は、図３に示すように、複数回のイオン
注入が組み合わされ、極めて急峻な濃度プロファイルと
なる。また、チャネル領域はゲート電極の直下にまで進
入されるため、熱処理時間が短縮でき、他の微小ＭＯＳ
トランジスタとの混載が可能となる。
【００１３】なお、前記各実施形態では、シリコン基板
を回転させながらシリコン基板の表面に対して傾斜させ
た角度でイオン注入を行っているが、その技術原理をみ
ればソース領域側からゲート電極側に向けて傾斜されて
いればイオン注入された不純物はゲート電極の直下に進
入されることなる。したがって、例えばゲート電極に対
してソース領域が一つの方向に配列されるような半導体
集積回路装置においてはシリコン基板を回転させる必要
はない。しかしながら、実際の半導体集積回路装置で
は、横型ＭＯＳトランジスタのゲート電極およびソース
領域の方向は種々の方向に向けられているため、シリコ
ン基板を回転させながらイオン注入を行うことになる。
【００１４】また、イオン注入に際しての不純物濃度
（ドーズ量）、加速電圧、イオン注入回数は、必要とさ
れる不純物濃度やその濃度プロファイルに応じて適宜に
設定することが可能である。この場合、ＭＯＳトランジ
スタのしきい値電圧はチャネル領域の表面濃度で決定さ
れるが、この表面濃度はイオン注入時の不純物ドーズ量
によって設定できる。さらに、イオン注入
【００１５】ここで、前記実施形態では、Ｐ型シリコン
基板にＮ型ウェル領域を形成し、ここにＮチャネルＭＯ
Ｓトランジスタを形成した例を示しているが、Ｎ型シリ
コン基板に直接ＮチャネルＭＯＳトランジスタを形成し
てもよい。また、本発明はＰチャネルＭＯＳトランジス
タの形成にも適用できる。
【００１６】
【発明の効果】以上説明したように本発明は、ゲート電
極の直下にチャネル領域を形成するための不純物のイオ
ン注入に際し、半導体基板を平面方向に回転させながら
半導体基板の表面に対して傾斜された角度で、しかも複
数回に分けてイオン注入を行うので、高温でかつ長時間
の熱処理を行わなくともゲート電極の直下に、濃度プロ
ファイルが急峻なチャネル領域を形成することができ、
これによりＭＯＳトランジスタの特性を改善するととも
に、微小ＭＯＳトランジスタを混載した半導体集積回路
装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を製造工程順に示す断面図で
ある。
【図２】図１の工程により形成された横型ＭＯＳトラン
ジスタのチャネル領域の不純物の濃度プロファイルであ
る。
【図３】本発明の他の実施形態により形成された横型Ｍ
ＯＳトランジスタのチャネル領域の不純物の濃度プロフ
ァイルである。
【図４】従来の製造方法を工程順に示す断面図である。
【図５】図４の工程により形成された横型ＭＯＳトラン
ジスタのチャネル領域の不純物の濃度プロファイルであ
る。
【符号の説明】
１ シリコン基板 ４ ゲート酸化膜 ５ ゲート電極 ６ フォトレジストマスク ７ チャネル領域 ８ ドレイン領域 ９ ソース領域 １０ 層間絶縁膜 １１ 電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたゲート電極の
    直下にチャネル領域が形成されてなる横型ＭＯＳトラン
    ジスタの製造方法であって、前記チャネル領域を形成す
    る際の不純物のイオン注入を、前記半導体基板を平面方
    向に回転させながら半導体基板の表面に対して傾斜され
    た角度で、しかも複数回に分けて行うことを特徴とする
    横型ＭＯＳトランジスタの製造方法。
  2. 【請求項２】 半導体基板の素子形成領域にゲート酸化
    膜を形成し、かつこの上にゲート電極を形成する工程
    と、前記ゲート電極の一方の側の前記半導体基板を除く
    領域を覆うマスクを形成する工程と、前記半導体基板を
    平面方向に回転させながら半導体基板の表面に対して傾
    斜された角度で第１の導電型の不純物を複数回に分けて
    イオン注入する工程と、前記ゲート電極を用いた自己整
    合方により前記半導体基板に第２の導電型の不純物をイ
    オン注入してドレイン領域とソース領域を形成する工程
    とを含むことを特徴とする横型ＭＯＳトランジスタの製
    造方法。
  3. 【請求項３】 複数回のイオン注入のそれぞれの加速電
    圧が相違される請求項１または２の横型ＭＯＳトランジ
    スタの製造方法。
  4. 【請求項４】 イオン注入した第１の導電型の不純物を
    活性化するための低温、短時間の熱処理工程を含む請求
    項２または３の横型ＭＯＳトランジスタの製造方法。
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