JP3221766B2 - 電界効果トランジスタの製造方法 - Google Patents
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Description
及びその製造方法に関し、特にMOS型電界効果トラン
ジスタの高周波動作化,低電圧動作化,高耐圧化技術に
関するものである。
界効果トランジスタ(以下、MOSFETと称す)の製
造工程の一部を示した断面図であり、図において、1は
P型半導体基板、2は該基板1上に設けられたゲート酸
化膜、3はゲート酸化膜2上に、高融点金属または多結
晶シリコンを成膜,加工して得られたゲート電極、6
d,6eはそれぞれゲート電極3をマスクとしてリンま
たはヒ素等のN型不純物を注入して形成したソース側N
拡散層とドレイン側N拡散層である。
電圧の変動の低減,耐圧の低下を抑制するために用いら
れてきたMOSFETの製造工程の一部を順に示した断
面図であり、図10において、9はゲート電極3加工
後、基板1上全面に酸化膜を成膜しこれを異方性エッチ
ングにより除去した際に上記ゲート電極3両端に形成さ
れるサイドウォール、4c,4dは上記ゲート電極3お
よびサイドウォール9をマスクとしてリンまたはヒ素等
N型不純物の傾斜角付回転注入により形成したソース側
N- 拡散層,ドレイン側N- 拡散層である。また、6
b,6dはゲート電極3,サイドウォール9をマスクと
してリンまたはヒ素等N型不純物をソース側N- 拡散層
4c,ドレイン側N- 拡散層4dよりも高濃度に注入し
て形成したソース側N拡散層,ドレイン側N拡散層であ
る。
について説明する。図9において、P型半導体基板1上
にゲート酸化膜2を熱酸化にて数十nm成膜する。その
上部全面に高融点金属または多結晶シリコン膜を数百n
m成膜し、長さ1μm程度のゲート電極3に加工する。
次いで該ゲート電極3をマスクとしてリンまたはヒ素等
のN型不純物を注入して、ソース側N拡散層6d,ドレ
イン側N拡散層6eをそれぞれ形成する。以後、不純物
アニール(図示せず),層間膜形成,配線形成工程を経
てMOSFETの全工程が完了する。次に動作について
説明する。周知のように、図示していないドレイン電極
に正電圧を印加し、ソース電極を接地し、ゲート電極3
に正電圧を印加することで、ゲート電極3直下のP- 型
半導体基板1がN型に反転し、MOSFETとして動作
する。逆にドレイン電極とソース電極間に逆方向電圧を
印加した際に、ゲート電極3直下のドレインN拡散層6
eが最も高電界となり、アバランシェ降伏を引き起こ
す。さらに、P- 型半導体基板1の不純物濃度がドレイ
ンN拡散層6eの不純物濃度よりも低い場合、ドレイン
N拡散層6eより発生する空乏層がソースN拡散層6d
に到達し、パンチスルー降伏が発生する。また、ゲート
電極3に印加するしきい値電圧は、P- 型半導体基板1
の不純物濃度とゲート酸化膜2の膜厚とによって決定さ
れる。図9の構造において、ゲート電極3の長さを1μ
m以下にした場合、前述のアバランシェ降伏,パンチス
ルー降伏が顕著になり、実用に耐える降伏電圧が得られ
なくなる。また、ゲート電極3直下の等電位面が湾曲す
るために、しきい値電圧の低下が生じることとなる。こ
のためスイッチング動作が不安定となり、高周波帯での
アイソレーション特性が低下するという問題が生じる。
なおここではn型MOSFETについて説明したが、p
型MOSFETにおいても、しきい値電圧の上昇のため
に定格動作しにくくなり、スイッチング動作が不安定と
なる。
y Doped Drain )と言われる構造が採用されている。す
なわち図10(a) に示すように、ゲート電極3加工後、
半導体基板全面に図示しない酸化膜を成膜し、これを異
方性エッチングにより除去する。この際、ゲート電極3
両端は酸化膜厚が、ゲート電極3より離れた平坦部より
厚くなるために酸化膜未除去部が生じ、これをサイドウ
ォール9として用いる。サイドウォール9形成後、ゲー
ト電極3をマスクとして傾斜角付回転注入によりリン等
のN型不純物を注入して、ソース側N- 拡散層4c,ド
レイン側N- 拡散層4dを形成する。続いて図10(b)
に示すように、ゲート電極3,サイドウォール9をマス
クとしてリンまたはヒ素等のN型不純物を、傾斜角を0
°または7°として、上記形成したソース側N- 拡散層
4c,ドレイン側N- 拡散層4dよりも高濃度に注入し
て、ソース側N拡散層6b,ドレイン側N拡散層6dを
形成する。
い以後の製造工程にて形成したドレイン電極に正電圧を
印加し、ソース電極を接地した際、本構造においては、
ゲート電極3直下のソース側N- 拡散層4cにより電界
強度が緩和されるため、アバランシェ降伏,パンチスル
ー降伏が抑制される。また、逆方向電圧印加時のゲート
電極3直下の等電界面の湾曲の曲率半径は、ソース側N
- 拡散層4c,ドレイン側N- 拡散層4dにより広げら
れるために、ゲート電極3に印加するしきい値電圧の低
下が抑制される。
ジスタは以上のように構成されているので、ゲート長の
短縮に伴って降伏電圧が低下するという問題が不可避と
なり、しきい値電圧の低下の抑制が困難になるという問
題点があった。そしてこれらの問題点の解決策として上
述のようにLDD構造を採用した場合、一般的なIC回
路では充分な効果が得られるが、高周波にて大電力動作
する回路に用いられた場合には充分な効果が得られない
という問題があった。また、基板濃度自身を濃くするこ
とにより、降伏電圧の低下及びしきい値電圧の低下の抑
制を図る方法も知られているが、このような方法ではゲ
ート電極直下に発生するチャネルを走行する電子の移動
度の低下を引き起してしまい、高速動作化に対して不利
となるという問題点があった。
ためになされたもので、ゲート長を短縮しても降伏電圧
の低下,しきい値電圧の変動を抑制することができ、高
周波動作化,高耐圧化が可能なMOS型電界効果トラン
ジスタを得ることを目的としており、さらに上記MOS
型電界効果トランジスタを得るのに適した製造方法を提
供することを目的とする。また、ソース側の低濃度不純
物拡散層をドレイン側の低濃度不純物拡散層よりも短く
形成するにあたり、十分なソース・ドレイン耐圧が得ら
れるMOS型電界効果トランジスタの製造方法を提供す
ることを目的とする。
タの製造方法は、ソース,ドレイン側不純物拡散層を形
成する際に、レジストを用いてソース及びドレイン側の
低濃度不純物拡散層の所定部分をマスクするようにした
ものである。 また、この発明に係る電界効果トランジス
タの製造方法は、ソース,ドレイン側不純物拡散層を形
成する際に、サイドウォールを用いてソース側の低濃度
不純物拡散層の所定部分をマスクするようにしたもので
ある。
不純物拡散層を形成する際に、レジストを用いてソース
及びドレイン側の低濃度不純物拡散層の所定部分をマス
クすることにより、低濃度不純物拡散層の不純物濃度が
上昇するのを抑制することができる。また、ソース,ド
レイン側不純物拡散層を形成する際に、サイドウォール
を用いてソース側の低濃度不純物拡散層の所定部分をマ
スクすることにより、セルフアラインにて低濃度不純物
拡散層を形成でき、また、該拡散層の不純物濃度の上昇
を抑制することができる。
よるMOS型電界効果トランジスタを図について説明す
る。図1において、1はP- 半導体基板、2はP- 半導
体基板1上に形成したゲート酸化膜、3はゲート酸化膜
2上に高融点金属または多結晶シリコンにより形成した
ゲート電極、4a,4bはそれぞれゲート電極3をマス
クとしてリンまたはヒ素等N型不純物を注入して形成す
るソース側N- 拡散層,ドレイン側N- 拡散層、6aは
ドレイン部を被覆するレジストマスクを用いてソース電
極側にリンまたはヒ素等N型不純物を注入して形成した
ソース側N拡散層である。また7は、傾斜回転注入によ
りボロン等の不純物を注入して形成されたP型拡散層で
ある。
2(a) に示すように、P- 半導体基板1上に熱酸化等に
て数十nmのゲート酸化膜2を形成し、その上部に高融
点金属または多結晶シリコンを数百nm成膜し、長さ1
μm程度のゲート電極3を形成する。続いて、該ゲート
電極3をマスクとしてリンまたはヒ素等N型不純物を注
入して、ソース側N- 拡散層4a,ドレイン側N- 拡散
層4bを形成する。
上を境界としてソース電極側を開孔し、ドレイン電極側
を被覆するようにドレイン部被覆レジストマスク5を形
成する。ドレイン部被覆レジストマスク5のソース電極
側ではゲート電極3が露出しているので、このマスクに
イオン注入を行った際にゲート電極3のソース端部を基
準としたイオン注入が行える。この方法によって、まず
ソース電極部にリンまたはヒ素等の高濃度N拡散層6a
を形成する。
ン部被覆レジストマスク5を用いて、傾斜回転注入によ
りボロン等の不純物を注入してP型拡散層7を形成す
る。
N拡散層6aを高濃度化することでソース寄生抵抗が低
下し、その分オン抵抗が低下し、低電圧動作化が図れ
る。また、ドレイン・ソース間に逆電圧を印加した際
に、基板1よりも不純物濃度の高いソース側P拡散層7
が存在するために、ゲート電極3直下に空乏層が拡がり
にくくなり、このため短チャネル効果によるパンチスル
ー降伏を抑制し、ドレイン・ソース間耐圧を向上するこ
とができる。また、ソース側P拡散層7のためにゲート
電極3直下のP型の不純物濃度が部分的に上昇するが、
ゲート電極3直下のドレイン側のP型不純物濃度はP-
半導体基板1と同様であり、このため電子の移動度を向
上させるためにP- 半導体基板1の濃度を低下させて
も、上記部分的にP型不純物濃度の高い領域が存在する
ためにしきい値電圧の低下を招くことはない。さらに、
ソース側N拡散層6aの外周部およびゲート電極3直下
にソース側P拡散層7が分布することから、ソース側N
拡散層6aとゲート電極3間の重なり部分を低減でき、
このためゲート・ソース間容量を低減することが可能と
なり、ゲート・ソース間容量と反比例の関係にある遮断
周波数を向上させることが可能となる。
るMOS型電界効果トランジスタを図について説明す
る。図3において、6b,6cはソース側N- 拡散層4
a,ドレイン側N- 拡散層4bの形成後に、ソース及び
ドレイン領域をそれぞれ所定量覆うレジストをマスクと
してイオン注入して形成されたソース側N拡散層,ドレ
イン側N拡散層である。
は上記図2(a) の工程と同一の工程であり、ゲート電極
3をマスクとしてリンまたはヒ素等のN型不純物を注入
し、ソース側N- 拡散層4aとドレイン側N- 拡散層4
bを形成する。続いて図4(b) に示すように、ゲート電
極3,及びソース側N- 拡散層4aとドレイン側N- 拡
散層4bの一部を被覆するN- 拡散層被覆レジストマス
ク8を形成する。この場合、ソース側N- 拡散層4aの
一部の被覆巾は1μm以下とし、ドレイン側N- 拡散層
4bの一部の被覆巾は2μm程度とする。これはソース
側N- 拡散層4aについては最終的に形成される該拡散
層4aによってゲート電極3との重なりを極力狭くする
ことでゲート・ソース間容量を低減するためであり、こ
れにより遮断周波数を向上させることが可能となる。た
だし、このときN- 拡散層被覆レジストマスク8による
該拡散層4a部分の被覆巾が大きくなると、ソース抵抗
の増大を引き起こし、高周波特性の低下を引き起こすこ
とになる。一方、ドレイン側N- 拡散層4bについて
は、図示していないドレイン電極,ソース電極間に逆電
圧を印加した際に発生する空乏層を、ゲート電極3直下
のみにではなく最終的に形成されるドレイン側N- 拡散
層4bの範囲にわたって拡げることによりドレイン側N
- 拡散層4bのゲート電極3端部における電界を緩和す
る効果を奏するものであるので、ドレイン側N拡散層6
cはゲート電極3からドレイン側N- 拡散層4b分の適
度の距離をとって形成する必要がある。さらにドレイン
側N - 拡散層4bとゲート電極3との重なりによって生
じるゲート・ドレイン間容量は、ソース側P拡散層7の
ドレイン側への拡散を拡張することと、ドレイン側N -
拡散層7の低濃度化によってさらに低下することができ
る。
マスクとしてリンまたはヒ素等の高濃度N型不純物を注
入することにより、ソース側N拡散層6b,ドレイン側
N拡散層6cを形成する。これらのN拡散層6b,6c
によりオン抵抗の低下を図ることができる。
3をマスクとして不純物注入を行いソース,ドレイン側
N - 拡散層4a,4bを形成し、N拡散層被覆レジスト
マスク8を用いて必要な部分をカバーしてソース,ドレ
イン側N拡散層6b,6cを形成するようにしたから、
ソース領域側のN - 拡散層4aの濃度を上げることな
く、ゲート電極3に対して、ソース領域側のN - 拡散層
4aをドレイン電極側のN - 拡散層4bよりも短く形成
でき、これによりゲート電極3とN拡散層6bとの重な
りが確実に小さくなり、ゲート・ソース間容量を低減で
き、またソース領域側のN- 拡散層4aよりも長く形成
されたドレイン電極側のN- 拡散層4bにより、ドレイ
ン・ソース間に逆方向電圧が印加した際に空乏層がドレ
イン側により大きく拡がるようになり、ドレイン・ソー
ス間耐圧を向上することができる。
るMOS型電界効果トランジスタを図について説明す
る。図5に示すように、本実施例では上記第2の実施例
のLDD構造に加えて、ソース電極側にN拡散層6b,
N- 拡散層4aを囲むソース側P拡散層7を設けたもの
である。
は上記図2(a) の工程と同一の工程であり、ゲート電極
3をマスクとしてリンまたはヒ素等のN型不純物を注入
し、ソース側N- 拡散層4aとドレイン側N- 拡散層4
bを形成する。続いて図6(b) に示すように、ドレイン
部被覆レジストマスク5を設け、ソース電極部が開孔さ
れた状態で、ボロン等のP型不純物を傾斜角付回転注入
を行い、ソース側P拡散層7を形成する。次に図6(c)
に示すように、N- 拡散層被覆レジストマスク8を形成
し、リンまたはヒ素等の高濃度不純物注入によりソース
側N拡散層6b,ドレイン側N拡散層6cをそれぞれ形
成する。最終的に形成されるソース側N- 拡散層4a,
ドレイン側N- 拡散層4bの大きさは上記実施例2と同
様とする。
側N - 拡散層4aが基板1よりも不純物濃度の高いP拡
散層7で覆われているため、N - 拡散層4aとゲート電
極3の重なり部分が低減されて、ゲート・ソース間容量
の低下による高周波特性の向上と、パンチスルー降伏,
アバランシェ降伏の抑制による耐圧の向上が図れ、さら
にソース・ドレイン間に基板1よりも不純物濃度の高い
拡散層7があるために、ゲート電極3の長さを短縮した
際の短チャネル効果によるしきい値電圧の変動が防止で
きる。
るMOS型電界効果トランジスタを図について説明す
る。図7において、9はゲート電極3の側壁に形成され
た酸化膜からなるサイドウォールである。
は従来例で説明した図10(a) の工程と同一の工程であ
り、ゲート電極3及び酸化膜からなるサイドウォール9
をマスクとして傾斜角付回転注入によりリン等のN型不
純物を注入してソース側N-拡散層4cとドレイン側N
- 拡散層4dを形成する。続いて図8(b) に示すよう
に、ドレイン部被覆レジストマスク5を形成し、ボロン
等のP型不純物を傾斜角付回転注入によって注入し、ソ
ース側P拡散層7を形成する。さらに図8(c) に示すよ
うに、ゲート電極3上を境としてソース電極側を開孔
し、ドレインN- 拡散層4dを被覆し、ドレイン電極コ
ンタクト部を開孔したドレインN- 拡散被覆レジストマ
スク10にてソース側N拡散層6b,ドレイン側N拡散
層6cをリンまたはヒ素等の高濃度N型不純物注入によ
り形成する。
付のMOSFETを得ることができ、実施例3と同様の
構成によって実施例3と同様に高周波特性の向上、耐圧
の向上、しきい値電圧の安定化を図ることが可能とな
る。また、ソース・ドレインN拡散層6b,6cを形成
する際に、ソース側にサイドウォール9を設けたことに
よって、セルフアラインにてソース側N- 拡散層4cを
残すことができ、上記実施例3のようにレジストを用い
る場合よりも高い製造精度が得られる。
ス,ドレイン側不純物拡散層を形成する際に、レジスト
を用いてソース及びドレイン側の低濃度不純物拡散層の
所定部分をマスクすることにより、該拡散層の不純物濃
度の上昇を抑え、かつ低濃度不純物拡散層の大きさを精
度よく制御でき、ゲートオーバラップ容量を確実に低減
することができる効果がある。また、ソース,ドレイン
側不純物拡散層を形成する際に、サイドウォールを用い
てソース側の低濃度不純物拡散層の所定部分をマスクす
ることにより、該拡散層の不純物濃度の上昇を抑え、か
つセルフアラインにて低濃度不純物拡散層の大きさを精
度よく制御できる効果がある。
トランジスタの断面構成図である。
を示す図である。
トランジスタの断面構成図である。
を示す図である。
トランジスタの断面構成図である。
を示す図である。
トランジスタの断面構成図である。
を示す図である。
法を示す断面構成図である。
ランジスタの製造方法を示す断面構成図である。
Claims (3)
- 【請求項1】 ゲート電極をマスクに用いて不純物注入
を行いソース・ドレイン不純物拡散層を形成する工程を
有する電界効果トランジスタの製造方法において、 第1導電型の半導体基板上の所定領域に形成されたゲー
ト電極をマスクとして第2導電型の不純物注入を行いソ
ース・ドレイン側低濃度不純物拡散層を形成する工程
と、 上記ゲート電極を中心としてソース電極側を開孔し、か
つドレイン電極側を被覆するフォトレジストパターンを
上記基板上に形成し、該フォトレジストパターンをマス
クとして第2導電型の不純物注入を行い上記ソース側低
濃度不純物拡散層をソース側高濃度不純物拡散層に変化
させる工程と、 上記フォトレジストパターンをマスクとして第1導電型
の不純物を斜め回転注入して上記ソース側高濃度不純物
拡散層の下方に、これを覆うように、上記基板よりも不
純物濃度の高い第1導電型不純物拡散層を形成する工程
とを含むことを特徴とする電界効果トランジスタの製造
方法。 - 【請求項2】 ゲート電極をマスクに用いて不純物注入
を行いソース・ドレイン不純物拡散層を形成する工程を
有する電界効果トランジスタの製造方法において、 第1導電型の半導体基板上の所定領域に形成されたゲー
ト電極及びこれの側壁に形成されたサイドウォールをマ
スクとして第2導電型の不純物を斜め回転注入してソー
ス・ドレイン側低濃度不純物拡散層を形成する工程と、 上記ゲート電極を中心としてソース電極側を開孔し、か
つドレイン電極側を被覆するフォトレジストパターンを
上記基板上に形成し、該フォトレジストパターンをマス
クとして第1導電型の不純物注入を行い、上記ソース側
低濃度不純物拡散層の下方に、これを覆うように、上記
基板よりも不純物濃度の高い第1導電型不純物拡散層を
形成する工程と、 上記ソース側低濃度不純物拡散層よりもドレイン側低濃
度不純物拡散層の方が被覆幅の大きなフォトレジストパ
ターンを上記基板上に形成し、該フォトレジストパター
ンをマスクとして第2導電型の不純物注入を行い、ソー
ス・ドレイン側 高濃度不純物拡散層を形成する工程とを
含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項3】 ゲート電極をマスクに用いて不純物注入
を行いソース・ドレイン不純物拡散層を形成する工程を
有する電界効果トランジスタの製造方法において、 第1導電型の半導体基板上の所定領域に形成されたゲー
ト電極及びこれの側壁に形成されたサイドウォールをマ
スクとして第2導電型の不純物を斜め回転注入してソー
ス・ドレイン側低濃度不純物拡散層を形成する工程と、 上記ゲート電極を中心としてソース電極側を開孔し、か
つドレイン電極側を被覆するフォトレジストパターンを
上記基板上に形成し、該フォトレジストパターンをマス
クとして第1導電型の不純物注入を行い、上記ソース側
低濃度不純物拡散層の下方に、これを覆うように、上記
基板よりも不純物濃度の高い第1導電型不純物拡散層を
形成する工程と、 上記ソース側低濃度不純物拡散層よりもドレイン側低濃
度不純物拡散層の方が被覆幅の大きなフォトレジストパ
ターンを上記基板上に形成し、該フォトレジストパター
ンをマスクとして第2導電型の不純物注入を行い、ソー
ス・ドレイン側高濃度不純物拡散層を形成する工程とを
含むことを特徴とする電界効果トランジスタの製造方
法。
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