JP2786307B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JP2786307B2 JP2786307B2 JP2104038A JP10403890A JP2786307B2 JP 2786307 B2 JP2786307 B2 JP 2786307B2 JP 2104038 A JP2104038 A JP 2104038A JP 10403890 A JP10403890 A JP 10403890A JP 2786307 B2 JP2786307 B2 JP 2786307B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- forming
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 230000005669 field effect Effects 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 43
- 238000009792 diffusion process Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 14
- 238000012545 processing Methods 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 16
- 108091006146 Channels Proteins 0.000 description 15
- 230000000694 effects Effects 0.000 description 15
- 238000002513 implantation Methods 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28581—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は非対称構造を有する電界効果トランジスタ
（以下、FETと称す）の製造方法に関するものである。
（以下、FETと称す）の製造方法に関するものである。
第７図に本発明の従来例として、電子情報通信学会
電子デバイス研究会 報告書 ED86−9 23〜28頁「MMIC
用GaAs Advanced SAINT構造の最適化」（文献）に示
されたセルフアラインゲートFETの製造方法を示す。
電子デバイス研究会 報告書 ED86−9 23〜28頁「MMIC
用GaAs Advanced SAINT構造の最適化」（文献）に示
されたセルフアラインゲートFETの製造方法を示す。
本製造方法について説明すると、まず、GaAs基板１の
表面部にｐ型の不純物領域24を形成するとともに、該ｐ
型領域24の表面部にｎ型のチャネル領域３を形成する。
その後、基板１の表面全面に渡ってスルー注入膜12を形
成した後、ソース領域，ドレイン領域の双方に対して対
称なＴ型レジストからなるダミーゲート23を形成する。
その後、このＴ型レジスト23をマスクとしてn+イオンを
注入し、自己整合的にn+イオン注入領域16,17を形成し
（第７図（ａ））、次にパターン反転を行ってリフトオ
フ法によりゲート電極を形成する（第７図（ｂ））。
表面部にｐ型の不純物領域24を形成するとともに、該ｐ
型領域24の表面部にｎ型のチャネル領域３を形成する。
その後、基板１の表面全面に渡ってスルー注入膜12を形
成した後、ソース領域，ドレイン領域の双方に対して対
称なＴ型レジストからなるダミーゲート23を形成する。
その後、このＴ型レジスト23をマスクとしてn+イオンを
注入し、自己整合的にn+イオン注入領域16,17を形成し
（第７図（ａ））、次にパターン反転を行ってリフトオ
フ法によりゲート電極を形成する（第７図（ｂ））。
しかしながら、このように形成したFETにおいてはゲ
ート電極26に対してソース，ドレイン領域が対称に形成
されるため、ゲート長の短縮化に伴い、ソース・ドレイ
ン領域間の間隔も低減され、ソース・ドレイン間の基板
リーク電流が増大し、短チャネル効果が生じていた。ま
た、ソース抵抗の低減のため、ゲート・ソース間を小さ
くすると、ゲート・ドレイン間も必然的に小さくなり、
これによりゲート・ドレイン耐圧が劣化していた。
ート電極26に対してソース，ドレイン領域が対称に形成
されるため、ゲート長の短縮化に伴い、ソース・ドレイ
ン領域間の間隔も低減され、ソース・ドレイン間の基板
リーク電流が増大し、短チャネル効果が生じていた。ま
た、ソース抵抗の低減のため、ゲート・ソース間を小さ
くすると、ゲート・ドレイン間も必然的に小さくなり、
これによりゲート・ドレイン耐圧が劣化していた。
このような短チャネル効果の低減，及びドレイン耐圧
の向上のため、従来から以下に示す非対称構造を有する
FETの製造方法が提案されている。
の向上のため、従来から以下に示す非対称構造を有する
FETの製造方法が提案されている。
まず、その１つとして上記文献に示された製造方法
について第８図を用いて説明する。図において、第７図
と同一符号は同一部分を示す。まず、第８図（ａ）に示
すように、GaAs基板１の表面部にｐ型の不純物領域24を
形成するとともに、該ｐ型領域24の表面部にｎ型のチャ
ネル領域を形成し、基板１の表面全面に渡ってスルー注
入膜12を形成する。そしてソース領域及びドレイン領域
の双方に対して対称なＴ型レジスト23を形成する。その
後、このＴ型レジスト23をマスクとして、ソース抵抗の
低減及びドレイン耐圧の向上を図るために、ソースn+層
がダミーゲート（Ｔ型レジスト23）に近接するように斜
めからイオン注入を行い、自己整合的に非対称のn+注入
領域16,17を形成する。その後、第８図（ｂ）に示すよ
うにパターンの反転を行ってリフトオフ法によりゲート
電極26を形成する。
について第８図を用いて説明する。図において、第７図
と同一符号は同一部分を示す。まず、第８図（ａ）に示
すように、GaAs基板１の表面部にｐ型の不純物領域24を
形成するとともに、該ｐ型領域24の表面部にｎ型のチャ
ネル領域を形成し、基板１の表面全面に渡ってスルー注
入膜12を形成する。そしてソース領域及びドレイン領域
の双方に対して対称なＴ型レジスト23を形成する。その
後、このＴ型レジスト23をマスクとして、ソース抵抗の
低減及びドレイン耐圧の向上を図るために、ソースn+層
がダミーゲート（Ｔ型レジスト23）に近接するように斜
めからイオン注入を行い、自己整合的に非対称のn+注入
領域16,17を形成する。その後、第８図（ｂ）に示すよ
うにパターンの反転を行ってリフトオフ法によりゲート
電極26を形成する。
このようなソース，ドレイン双方に対して対称なＴ型
ゲート電極をマスクとした斜めイオン注入により形成し
たn+注入層はゲート電極とn+層端の間隔がソース側とド
レイン側とで異なり、ソース抵抗の低減とドレイン耐圧
の向上を同時に図ることができるとともに、ソース・ド
レイン領域間を広くとることができるので、短チャネル
効果も低減できる。
ゲート電極をマスクとした斜めイオン注入により形成し
たn+注入層はゲート電極とn+層端の間隔がソース側とド
レイン側とで異なり、ソース抵抗の低減とドレイン耐圧
の向上を同時に図ることができるとともに、ソース・ド
レイン領域間を広くとることができるので、短チャネル
効果も低減できる。
また、第９図はセルフアラインゲートを有する非対称
構造FETの製造方法の他の従来例として、アイー・トリ
プルイー トランスオン エレクトロン デバイス 19
88年 35巻 ５月号 615〜622頁「ア ニュー リフラ
クトリー セルフアラインド ゲート テクノロジー
フォ GaAs マイクロウエイブ パワー FET'S アン
ド MMIC'S」（IEEE Trans.on Electron Devices Vol.3
5,No.5,May 1988 pp.615〜622“A New Refractory Self
−Aligned Gate Technology for GaAs Microwave Power
FTE'S and MMIC's"）（文献）に示された製法を示す
ものである。
構造FETの製造方法の他の従来例として、アイー・トリ
プルイー トランスオン エレクトロン デバイス 19
88年 35巻 ５月号 615〜622頁「ア ニュー リフラ
クトリー セルフアラインド ゲート テクノロジー
フォ GaAs マイクロウエイブ パワー FET'S アン
ド MMIC'S」（IEEE Trans.on Electron Devices Vol.3
5,No.5,May 1988 pp.615〜622“A New Refractory Self
−Aligned Gate Technology for GaAs Microwave Power
FTE'S and MMIC's"）（文献）に示された製法を示す
ものである。
本製法について説明すると、まず、第９図（ａ）に示
すように、GaAs基板１上にスルー注入膜としてSiON膜12
を形成し、その後、Siイオンの選択イオン注入によりFE
Tの活性チャネル領域３を形成する。その後、SiON膜12
を除去し、スパッタリングによりTiWN膜を設けるととも
に、ゲート電極形成領域にNiのエッチングマスクを設
け、反応性イオンエッチングによりTiWN層をゲート形状
13に加工する（第９図（ｂ））。
すように、GaAs基板１上にスルー注入膜としてSiON膜12
を形成し、その後、Siイオンの選択イオン注入によりFE
Tの活性チャネル領域３を形成する。その後、SiON膜12
を除去し、スパッタリングによりTiWN膜を設けるととも
に、ゲート電極形成領域にNiのエッチングマスクを設
け、反応性イオンエッチングによりTiWN層をゲート形状
13に加工する（第９図（ｂ））。
次に、n+イオン注入のためのマスクとして、ゲート電
極13のドレイン側を覆う形状のレジストパターン15を設
け、これをマスクとしてイオン注入を行いゲート電極13
に対してドレイン領域がソース領域に対してより離れた
非対称のn+イオン注入領域16,17を形成する（第９図
（ｃ））。
極13のドレイン側を覆う形状のレジストパターン15を設
け、これをマスクとしてイオン注入を行いゲート電極13
に対してドレイン領域がソース領域に対してより離れた
非対称のn+イオン注入領域16,17を形成する（第９図
（ｃ））。
そして、レジスト15及びNi膜14を除去し、基板全面に
アニール時の保護膜（アニールキャップ）としてSiON膜
18を設け、アニールを施し、注入イオンの活性化を行う
（第９図（ｄ））。その後、さらに基板全面に平坦化レ
ジスト19を設け（第９図（ｅ））、エッチバックにより
ゲート金属13を露出させるとともに、ソース電極，ドレ
イン電極となるオーミック金属20,21を埋め込む（第９
図（ｆ））。
アニール時の保護膜（アニールキャップ）としてSiON膜
18を設け、アニールを施し、注入イオンの活性化を行う
（第９図（ｄ））。その後、さらに基板全面に平坦化レ
ジスト19を設け（第９図（ｅ））、エッチバックにより
ゲート金属13を露出させるとともに、ソース電極，ドレ
イン電極となるオーミック金属20,21を埋め込む（第９
図（ｆ））。
次に、ゲート電極13上に蒸着リフトオフ法によりTi/A
uの低抵抗金属22を設け（第９図（ｇ））、その後、表
面にSiN膜27を設けるとともにオーミック電極20,21の上
部にTIWN29層を介してAu電極28を、さらには基板１裏面
からソース電極20部に開孔を設け、該開孔部の側壁及び
基板裏面全面を覆うようにAu電極28を設けて本装置を完
成する（第９図（ｈ））。
uの低抵抗金属22を設け（第９図（ｇ））、その後、表
面にSiN膜27を設けるとともにオーミック電極20,21の上
部にTIWN29層を介してAu電極28を、さらには基板１裏面
からソース電極20部に開孔を設け、該開孔部の側壁及び
基板裏面全面を覆うようにAu電極28を設けて本装置を完
成する（第９図（ｈ））。
このような製法においては、ゲート電極13のドレイン
側にのみフォトレジストパターン15を形成し、次工程の
n+注入の時、該ゲート電極，ドレイン側近傍にn+層形成
用イオンが注入されないようにして非対称構造FETを形
成している。
側にのみフォトレジストパターン15を形成し、次工程の
n+注入の時、該ゲート電極，ドレイン側近傍にn+層形成
用イオンが注入されないようにして非対称構造FETを形
成している。
しかしながら、第８図に示した従来の製法において
は、ゲートに対するn+層形成位置の非対称性を斜め注入
によって行っているが、この斜め注入角度はGaAsウエハ
面内で異なるであろうし、注入マスクとなるＴ型ゲート
の形状によってn+層の端部の位置は変わりやすい、即
ち、n+層形成位置はＴ型ゲート形状変動の影響を受けや
すく、素子の特性にバラツキが生じるという問題点があ
る。
は、ゲートに対するn+層形成位置の非対称性を斜め注入
によって行っているが、この斜め注入角度はGaAsウエハ
面内で異なるであろうし、注入マスクとなるＴ型ゲート
の形状によってn+層の端部の位置は変わりやすい、即
ち、n+層形成位置はＴ型ゲート形状変動の影響を受けや
すく、素子の特性にバラツキが生じるという問題点があ
る。
また、第９図に示した従来の製法では、ゲートのドレ
イン側に形成するフォトレジストマスクを写真製版の合
わせ技術のみによって位置決めするため、極めて不安定
である。即ち、その精度は写真製版装置の性能に大きく
依存し、またRun to Rnuでばらつく可能性が大きい。こ
のために安定したゲート・ドレイン間、あるいはゲート
・ソース間設計寸法を有する非対称FETを再現性よく製
造することができないという問題点があった。
イン側に形成するフォトレジストマスクを写真製版の合
わせ技術のみによって位置決めするため、極めて不安定
である。即ち、その精度は写真製版装置の性能に大きく
依存し、またRun to Rnuでばらつく可能性が大きい。こ
のために安定したゲート・ドレイン間、あるいはゲート
・ソース間設計寸法を有する非対称FETを再現性よく製
造することができないという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、非対称構造FET形成に際し、n+層用非対称
注入を自己整合的に行い、ゲート・ドレイン用n+層間
隔、あるいはゲート・ソース用n+層間隔を設計寸法通り
高精度に再現性良く形成できる非対称構造を有する電界
効果トランジスタ及びその製造方法を得ることを目的と
する。
れたもので、非対称構造FET形成に際し、n+層用非対称
注入を自己整合的に行い、ゲート・ドレイン用n+層間
隔、あるいはゲート・ソース用n+層間隔を設計寸法通り
高精度に再現性良く形成できる非対称構造を有する電界
効果トランジスタ及びその製造方法を得ることを目的と
する。
本発明の第１の発明に係る電界効果の製造方法は、ゲ
ート電極が形成された基板を覆うように絶縁膜を設け、
この絶縁膜上にソース領域上でのみ開口部を有するレジ
ストパターンを形成し、該レジストをマスクとしてソー
ス領域上の絶縁膜を選択的に除去した後、ゲート電極と
ドレイン域上の絶縁膜をマスクとしてイオン注入を行
い、ソース，ドレイン拡散層を形成したものである。
ート電極が形成された基板を覆うように絶縁膜を設け、
この絶縁膜上にソース領域上でのみ開口部を有するレジ
ストパターンを形成し、該レジストをマスクとしてソー
ス領域上の絶縁膜を選択的に除去した後、ゲート電極と
ドレイン域上の絶縁膜をマスクとしてイオン注入を行
い、ソース，ドレイン拡散層を形成したものである。
また、この発明の第２の発明に係る電界効果トランジ
スタの製造方法は、ゲート電極の両側壁部に絶縁膜によ
るサイドウォールを設け、ソース領域側の上記絶縁膜サ
イドウォールの表面の一部及びソース領域の上記基板表
面の一部のみが露出する開口部を有し、上記ゲート電極
上面の全面，ドレイン領域側の上記絶縁膜サイドウォー
ル，及び上記基板表面のドレイン領域を被覆するレジス
トパターンを形成し、これをマスクとしてソース領域側
のサイドウォールを選択的に除去した後、ゲート電極及
びドレイン領域側に残存しているサイドウォールをマス
クとしてイオン注入を行い、ソース，ドレイン拡散層を
形成したものである。
スタの製造方法は、ゲート電極の両側壁部に絶縁膜によ
るサイドウォールを設け、ソース領域側の上記絶縁膜サ
イドウォールの表面の一部及びソース領域の上記基板表
面の一部のみが露出する開口部を有し、上記ゲート電極
上面の全面，ドレイン領域側の上記絶縁膜サイドウォー
ル，及び上記基板表面のドレイン領域を被覆するレジス
トパターンを形成し、これをマスクとしてソース領域側
のサイドウォールを選択的に除去した後、ゲート電極及
びドレイン領域側に残存しているサイドウォールをマス
クとしてイオン注入を行い、ソース，ドレイン拡散層を
形成したものである。
また、この発明の第３の発明に係る電界効果トランジ
スタの製造方法は、ゲート電極の上に第１の絶縁膜を設
け、基板全面を覆うように第２の絶縁膜を設けるととも
に、これをエッチバックして第１の絶縁膜を露出させ、
ソース領域上の一部でターンを設け、これをマスクとし
てソース領域上の第２の絶縁を選択的に除去し、その後
ドレイン領域上の第２の絶縁膜をエッチングによりゲー
ト電極の壁部に残るように加工し、ゲート電極及び側壁
部の第２の絶縁行い、ソース，ドレイン拡散層を形成し
たものである。
スタの製造方法は、ゲート電極の上に第１の絶縁膜を設
け、基板全面を覆うように第２の絶縁膜を設けるととも
に、これをエッチバックして第１の絶縁膜を露出させ、
ソース領域上の一部でターンを設け、これをマスクとし
てソース領域上の第２の絶縁を選択的に除去し、その後
ドレイン領域上の第２の絶縁膜をエッチングによりゲー
ト電極の壁部に残るように加工し、ゲート電極及び側壁
部の第２の絶縁行い、ソース，ドレイン拡散層を形成し
たものである。
また、この発明の第４の発明に係る電界効果トランジ
スタの製造方法は、ゲート電極を形成した基板表面を覆
うように第１の絶縁膜を設け、これをエッチバックして
ゲート電極を露出させ、ゲート電極及びドレイン側の第
１の絶縁膜上を覆うように第２の絶縁膜を形成し、ソー
ス領域上の第１の絶縁膜上の一部でのみ開口部を有する
レジストパターンを設け、これをマスクとしてソース領
域上の第１の絶縁膜を選択的に除去し、その後ドレイン
領域上の第１の絶縁膜をエッチングによりゲート電極の
側壁部に残るように加工し、ゲート電極及び側壁部の第
１の絶縁膜をマスクとしてイオン注入を行い、ソース，
ドレイン拡散層を形成したものである。
スタの製造方法は、ゲート電極を形成した基板表面を覆
うように第１の絶縁膜を設け、これをエッチバックして
ゲート電極を露出させ、ゲート電極及びドレイン側の第
１の絶縁膜上を覆うように第２の絶縁膜を形成し、ソー
ス領域上の第１の絶縁膜上の一部でのみ開口部を有する
レジストパターンを設け、これをマスクとしてソース領
域上の第１の絶縁膜を選択的に除去し、その後ドレイン
領域上の第１の絶縁膜をエッチングによりゲート電極の
側壁部に残るように加工し、ゲート電極及び側壁部の第
１の絶縁膜をマスクとしてイオン注入を行い、ソース，
ドレイン拡散層を形成したものである。
この発明の第１の発明による電界効果トランジスタの
製造方法は、ドレイン用拡散層を絶縁膜を通して注入す
るとともに、ソース用拡散層はベア注入あるいはドレイ
ン用拡散層用のスルー膜より薄いスルー膜を通して注入
されるので、ドレイン用拡散層は自己整合的にそのゲー
トからの分離長もスルー膜厚で決まる一意的な長さで形
成され、しかもソース用拡散層に比べ、浅く低濃度に形
成される。またソース用拡散層はドレイン用拡散層に比
べゲートにより近傍し、かつ深く高濃度に形成されるの
で、短チャネル効果が小さく、かつソース抵抗が小さく
て電流駆動能力gmが大きいとともにゲート・ドレイン耐
圧が大きいFETを制御性良く実現できる。
製造方法は、ドレイン用拡散層を絶縁膜を通して注入す
るとともに、ソース用拡散層はベア注入あるいはドレイ
ン用拡散層用のスルー膜より薄いスルー膜を通して注入
されるので、ドレイン用拡散層は自己整合的にそのゲー
トからの分離長もスルー膜厚で決まる一意的な長さで形
成され、しかもソース用拡散層に比べ、浅く低濃度に形
成される。またソース用拡散層はドレイン用拡散層に比
べゲートにより近傍し、かつ深く高濃度に形成されるの
で、短チャネル効果が小さく、かつソース抵抗が小さく
て電流駆動能力gmが大きいとともにゲート・ドレイン耐
圧が大きいFETを制御性良く実現できる。
また、この発明の第２の発明による製法においては、
ドレイン用拡散層のみがゲート・ドレイン端にのみ形成
された側壁絶縁膜によ３りゲートから分離されるととも
にソース用拡散層はドレイン用拡散層に比べゲートによ
り近接して形成されるので、ドレイン用拡散層，ソース
用拡散層は同じ深さ，同じ濃度で形成されるものの、そ
の作用及びその効果は第１の発明と同等で、短チャネル
効果が小さく、かつソース抵抗が小さくて電流駆動能力
gmが大きいとともにゲート・ドレイン耐圧が大きいFET
が得られる。
ドレイン用拡散層のみがゲート・ドレイン端にのみ形成
された側壁絶縁膜によ３りゲートから分離されるととも
にソース用拡散層はドレイン用拡散層に比べゲートによ
り近接して形成されるので、ドレイン用拡散層，ソース
用拡散層は同じ深さ，同じ濃度で形成されるものの、そ
の作用及びその効果は第１の発明と同等で、短チャネル
効果が小さく、かつソース抵抗が小さくて電流駆動能力
gmが大きいとともにゲート・ドレイン耐圧が大きいFET
が得られる。
また、この発明の第３の発明による製法においては、
ソース，ドレイン領域上に存在する第２の絶縁膜と異な
る第１の絶縁膜をゲート電極真上にのみ設けるようにし
てソース領域上の第２の絶縁膜を選択的に除去したの
で、ドレイン拡散層，ソース拡散層の形成のためのイオ
ン注入後に非対称性をもたらすために行うソース領域上
の第２の絶縁膜の選択除去を確実に行うことができる。
ソース，ドレイン領域上に存在する第２の絶縁膜と異な
る第１の絶縁膜をゲート電極真上にのみ設けるようにし
てソース領域上の第２の絶縁膜を選択的に除去したの
で、ドレイン拡散層，ソース拡散層の形成のためのイオ
ン注入後に非対称性をもたらすために行うソース領域上
の第２の絶縁膜の選択除去を確実に行うことができる。
また、この発明の第４の発明による製法においては、
ソース領域上に存在する第１の絶縁膜とは異なる第２の
絶縁膜を少なくともゲート電極頭部及びドレイン領域上
の第１の絶縁膜に接触して設けたので、ソース領域上の
第１の絶縁膜の選択除去を確実に行うことができる。
ソース領域上に存在する第１の絶縁膜とは異なる第２の
絶縁膜を少なくともゲート電極頭部及びドレイン領域上
の第１の絶縁膜に接触して設けたので、ソース領域上の
第１の絶縁膜の選択除去を確実に行うことができる。
以下、本発明の一実施例を図について説明する。
第１図，第２図はそれぞれ本発明の第１の発明の一実
施例による電界効果トランジスタの断面構造，及びその
製造方法の工程フローを示したものである。図におい
て、１はGaAs基板、２は耐熱性のゲート、３は基板１の
表面部に形成されたn-チャネル領域、４はソース用のn+
層、５はドレイン用のn+層、41はソース電極、51はドレ
イン電極、６は絶縁膜、7,7′はレジストパターン、８
はレジスト開口部を示す。
施例による電界効果トランジスタの断面構造，及びその
製造方法の工程フローを示したものである。図におい
て、１はGaAs基板、２は耐熱性のゲート、３は基板１の
表面部に形成されたn-チャネル領域、４はソース用のn+
層、５はドレイン用のn+層、41はソース電極、51はドレ
イン電極、６は絶縁膜、7,7′はレジストパターン、８
はレジスト開口部を示す。
次に製造方法について説明する。
まず、GaAs基板１上に選択イオン注入によりSiイオン
を10〜50keVで１×1012〜１×1014cm-2注入し、あるい
は基板表面にスルー注入膜としてAlN,SiN,SiONあるいは
SiO等を100〜1000Å程度設けた後（図示せず）、これを
介してSiイオンを30〜100keVで１×1012〜１×1014cm-2
程度注入し、n-チャネル領域３を形成する。その後、基
板全面にタングステンシリサイド等の耐熱性金属を設
け、ゲート形状２に加工する（第２図（ａ））。
を10〜50keVで１×1012〜１×1014cm-2注入し、あるい
は基板表面にスルー注入膜としてAlN,SiN,SiONあるいは
SiO等を100〜1000Å程度設けた後（図示せず）、これを
介してSiイオンを30〜100keVで１×1012〜１×1014cm-2
程度注入し、n-チャネル領域３を形成する。その後、基
板全面にタングステンシリサイド等の耐熱性金属を設
け、ゲート形状２に加工する（第２図（ａ））。
次に、基板１の表面及び耐熱性ゲート２の表面上に約
1000〜10000Å（好ましくは2000Å）の膜厚でSiON6（第
１の絶縁膜）を堆積し、さらにその上にソース領域側に
開口部８を有するレジストパターン７を形成する（第２
図（ｂ））。第２図（ｃ）はその様子を基板の真上から
見た図である。
1000〜10000Å（好ましくは2000Å）の膜厚でSiON6（第
１の絶縁膜）を堆積し、さらにその上にソース領域側に
開口部８を有するレジストパターン７を形成する（第２
図（ｂ））。第２図（ｃ）はその様子を基板の真上から
見た図である。
次に例えばプラズマエッチング等の方法により第２図
（ｄ）に示すように絶縁膜６をエッチングし、ソース領
域側の絶縁膜６のみを除去する。
（ｄ）に示すように絶縁膜６をエッチングし、ソース領
域側の絶縁膜６のみを除去する。
その後、第２図（ｅ）に示すようにレジスト７を除去
した後、ソース領域端とドレイン領域端を決めるための
レジストパターン７′を形成し、これをマスクとしてn+
領域形成のため、20〜200keV（好ましくは30keV）,1×1
013cm-2以上（好ましくは１×1013〜１×1014cm-2）でS
iイオンの注入を行う。これにより、ゲートから分離さ
れた浅く低濃度のドレイン用n+層５とゲートと接触した
深く高濃度のソース用n+層４を形成する。
した後、ソース領域端とドレイン領域端を決めるための
レジストパターン７′を形成し、これをマスクとしてn+
領域形成のため、20〜200keV（好ましくは30keV）,1×1
013cm-2以上（好ましくは１×1013〜１×1014cm-2）でS
iイオンの注入を行う。これにより、ゲートから分離さ
れた浅く低濃度のドレイン用n+層５とゲートと接触した
深く高濃度のソース用n+層４を形成する。
そして、レジスト７′及び絶縁膜６を除去し、ソース
電極41及びドレイン電極51を形成して第１図の素子を完
成する。
電極41及びドレイン電極51を形成して第１図の素子を完
成する。
このような本実施例によれば、イオン注入のマスク形
成に写真製版のマスク合わせ技術も用いることがなく、
また斜めイオン注入でもない、通常の注入法により、自
己整合的にゲート電極２に対して絶縁膜６の膜厚に対応
した分離長を有するドレインn+層5,及びゲート電極２に
近接したソースn+層４を高精度に形成できるとともに、
さらにはドレインn+層５は浅く低濃度に、ソースn+層４
は深く高濃度に形成できるので、ドレイン耐圧の向上及
び短チャネル効果，ソース抵抗の低減が図れるとともに
大きな相互コンダクタンスgmを有する高性能のFETを制
御性良く、再現性良く形成し得る。
成に写真製版のマスク合わせ技術も用いることがなく、
また斜めイオン注入でもない、通常の注入法により、自
己整合的にゲート電極２に対して絶縁膜６の膜厚に対応
した分離長を有するドレインn+層5,及びゲート電極２に
近接したソースn+層４を高精度に形成できるとともに、
さらにはドレインn+層５は浅く低濃度に、ソースn+層４
は深く高濃度に形成できるので、ドレイン耐圧の向上及
び短チャネル効果，ソース抵抗の低減が図れるとともに
大きな相互コンダクタンスgmを有する高性能のFETを制
御性良く、再現性良く形成し得る。
また、第３図は本発明の第２の発明の一実施例による
電界効果トランジスタの断面構造を示す図、また、第４
図は同構造の作製フロー図である。図において、第１図
及び第２図と同一符号は同一部分を示し、９はサイドウ
ォールを構成する絶縁膜、9a,9bは絶縁膜９よりなるサ
イドウォールである。
電界効果トランジスタの断面構造を示す図、また、第４
図は同構造の作製フロー図である。図において、第１図
及び第２図と同一符号は同一部分を示し、９はサイドウ
ォールを構成する絶縁膜、9a,9bは絶縁膜９よりなるサ
イドウォールである。
次に製造方法について説明する。
GaAs基板１上に選択イオン注入によりn-チャネル領域
３を形成後、基板全面にタングステンシリサイド等の耐
熱性金属を設け、ゲート形状２に加工するまでの工程
は、上記第２図（ａ）に示す工程と同様である。本実施
例ではその後、基板１の表面及びゲート電極２の表面上
にこれらを覆うように絶縁膜９を堆積する（第４図
（ａ））。
３を形成後、基板全面にタングステンシリサイド等の耐
熱性金属を設け、ゲート形状２に加工するまでの工程
は、上記第２図（ａ）に示す工程と同様である。本実施
例ではその後、基板１の表面及びゲート電極２の表面上
にこれらを覆うように絶縁膜９を堆積する（第４図
（ａ））。
その後、絶縁膜９をエッチングし、これをゲート電極
２の両側壁部のみにサイドウォール9a,9bとして残す
（第４図（ｂ））。
２の両側壁部のみにサイドウォール9a,9bとして残す
（第４図（ｂ））。
さらに基板1,ゲート電極2,及び絶縁膜サイドウォール
9a,9bの表面を覆うようにレジストを設け、エッチング
によりソース側のサイドウォール9bの表面の一部及びソ
ース領域側の基板１の一部が露出するようにレジスト７
に開口部８を形成する（第４図（ｃ））。
9a,9bの表面を覆うようにレジストを設け、エッチング
によりソース側のサイドウォール9bの表面の一部及びソ
ース領域側の基板１の一部が露出するようにレジスト７
に開口部８を形成する（第４図（ｃ））。
次に、例えばプラズマエッチングにより、上記第２図
（ｄ）に示す工程と同様の方法により絶縁膜サイドウォ
ール9bをエッチング除去する（第４図（ｄ））。
（ｄ）に示す工程と同様の方法により絶縁膜サイドウォ
ール9bをエッチング除去する（第４図（ｄ））。
その後、第４図（ｅ）に示すようにレジスト７の除去
後、レジストパターン７′を形成し、これをマスクとし
てn+領域形成のイオンの注入を行う。これにより、ゲー
トから分離されたドレイン用n+層５とゲートと接触した
ソース用n+層４を形成できる（第４図（ｆ））。
後、レジストパターン７′を形成し、これをマスクとし
てn+領域形成のイオンの注入を行う。これにより、ゲー
トから分離されたドレイン用n+層５とゲートと接触した
ソース用n+層４を形成できる（第４図（ｆ））。
そして、レジスト７′の除去後、ソース電極41及びド
レイン電極51を形成して第３図の素子を完成する。
レイン電極51を形成して第３図の素子を完成する。
本実施例が上記第１の発明の実施例と異なる点は、ド
レインn+層５とゲート電極２の分離長が絶縁膜のサイド
ウォール9aの幅で自己整合的に決まる点である。また、
本実施例では、ソースn+領域上の絶縁膜9bとドレインn+
領域上の絶縁膜9aをゲート電極２を隔てて形成したの
で、制御性よく容易にソースn+領域上の絶縁膜9bのみを
選択除去できる。また、本実施例も斜めイオン注入とい
う不安定な注入法で拡散層を形成するのではなく、しか
も注入の際のマスクは写真製版により形成されたもので
はないので、ゲート電極２に対するソースn+層及びドレ
インn+層の分離長を所望の値に高精度に形成できる素子
が再現性及び制御性よく得られる。また、本製造方法で
は、上記の実施例と異なりソースn+層４及びドレインn+
層５は同一濃度，同一の深さで形成されることとなる。
上記の実施例の構造及び製造方法を採用するか、本実施
例によるものを採用するかは、その素子の使用用途に応
じて選択するとよい。
レインn+層５とゲート電極２の分離長が絶縁膜のサイド
ウォール9aの幅で自己整合的に決まる点である。また、
本実施例では、ソースn+領域上の絶縁膜9bとドレインn+
領域上の絶縁膜9aをゲート電極２を隔てて形成したの
で、制御性よく容易にソースn+領域上の絶縁膜9bのみを
選択除去できる。また、本実施例も斜めイオン注入とい
う不安定な注入法で拡散層を形成するのではなく、しか
も注入の際のマスクは写真製版により形成されたもので
はないので、ゲート電極２に対するソースn+層及びドレ
インn+層の分離長を所望の値に高精度に形成できる素子
が再現性及び制御性よく得られる。また、本製造方法で
は、上記の実施例と異なりソースn+層４及びドレインn+
層５は同一濃度，同一の深さで形成されることとなる。
上記の実施例の構造及び製造方法を採用するか、本実施
例によるものを採用するかは、その素子の使用用途に応
じて選択するとよい。
次に上記第１及び第２の発明の発展例である本発明の
第３及び第４の発明の実施例について説明する。
第３及び第４の発明の実施例について説明する。
これらは上記実施例におけるソース用n+層上の絶縁膜
選択除去時に、ゲート真上の絶縁膜及びドレイン用n+層
上絶縁膜を除去しないようなストッパを形成し、エッチ
ングの選択性を向上させたものである。即ち、ソース用
n+層絶縁膜とドレイン用n+層絶縁膜が同一の膜としてつ
ながっていないように被エッチング特性の異なる異種の
絶縁膜を挿入している。
選択除去時に、ゲート真上の絶縁膜及びドレイン用n+層
上絶縁膜を除去しないようなストッパを形成し、エッチ
ングの選択性を向上させたものである。即ち、ソース用
n+層絶縁膜とドレイン用n+層絶縁膜が同一の膜としてつ
ながっていないように被エッチング特性の異なる異種の
絶縁膜を挿入している。
第５図はこのような本第３の発明の一実施例を説明す
る作製フロー図であり、以下その作製フローについて説
明する。
る作製フロー図であり、以下その作製フローについて説
明する。
まず、第５図（ａ）に示すようにGaAs基板１のn-チャ
ネル領域３上に耐熱性ゲート及びこの上に絶縁膜（第１
の絶縁膜）10を形成し、２層構造のままでゲート形状に
加工する。その後、該第１の絶縁膜10とは被エッチング
特性の異なる絶縁膜（第２の絶縁膜）６を全面に設ける
（第５図（ｂ））。
ネル領域３上に耐熱性ゲート及びこの上に絶縁膜（第１
の絶縁膜）10を形成し、２層構造のままでゲート形状に
加工する。その後、該第１の絶縁膜10とは被エッチング
特性の異なる絶縁膜（第２の絶縁膜）６を全面に設ける
（第５図（ｂ））。
その後、第２の絶縁膜６をエッチバックして第１の絶
縁膜10の表面を露出させ（第５図（ｃ））、さらに全面
にレジスト11を設け、ソースn+領域上のレジスト11の一
部に第２の絶縁膜６に達する開口部８を形成する（第５
図（ｄ））。
縁膜10の表面を露出させ（第５図（ｃ））、さらに全面
にレジスト11を設け、ソースn+領域上のレジスト11の一
部に第２の絶縁膜６に達する開口部８を形成する（第５
図（ｄ））。
そして、このレジストパターン11をマスクとしてエッ
チングによりソースn+領域上の第２の絶縁膜６を選択的
に除去する。ここで、例えば、第２の絶縁膜６としてSi
Nを用い、第１の絶縁膜10としてSiO2,SiOを用いた場合
については、第１の絶縁膜の選択的除去に、SF6ガス系
を用いたプラズマエッチング（PE）を用いるとよく、こ
の方法により第１の絶縁膜10に対する第２の絶縁膜６の
選択比を大きくとることができる。また、この逆で第２
の絶縁膜６としてSiO2,SiOを、第１の絶縁膜10としてSi
Nを用いた場合には、第２の絶縁膜６の選択除去にCHF3
＋C2H6ガス系を用いた反応性イオンエッチングを用いる
と効果的である。
チングによりソースn+領域上の第２の絶縁膜６を選択的
に除去する。ここで、例えば、第２の絶縁膜６としてSi
Nを用い、第１の絶縁膜10としてSiO2,SiOを用いた場合
については、第１の絶縁膜の選択的除去に、SF6ガス系
を用いたプラズマエッチング（PE）を用いるとよく、こ
の方法により第１の絶縁膜10に対する第２の絶縁膜６の
選択比を大きくとることができる。また、この逆で第２
の絶縁膜６としてSiO2,SiOを、第１の絶縁膜10としてSi
Nを用いた場合には、第２の絶縁膜６の選択除去にCHF3
＋C2H6ガス系を用いた反応性イオンエッチングを用いる
と効果的である。
次に、第５図（ｅ）に示すように、レジスト11除去
後、ドレインn+領域上に残存している第２の絶縁膜６を
エッチングし、これをゲート電極のドレイン領域側側壁
部にのみ残すよう加工する。この時、このサイドウォー
ルの幅は後にゲートとドレインn+領域の間の距離となる
ので、予め所望の値に形成しておく。
後、ドレインn+領域上に残存している第２の絶縁膜６を
エッチングし、これをゲート電極のドレイン領域側側壁
部にのみ残すよう加工する。この時、このサイドウォー
ルの幅は後にゲートとドレインn+領域の間の距離となる
ので、予め所望の値に形成しておく。
次に第５図（ｇ）に示すように、基板全面にn+領域形
成のためのイオン注入を行ない自己整合的にゲート電極
２と所定距離分離されたドレインn+領域５を形成すると
ともに、ゲート電極２に隣接してソースn+領域４を形成
する。
成のためのイオン注入を行ない自己整合的にゲート電極
２と所定距離分離されたドレインn+領域５を形成すると
ともに、ゲート電極２に隣接してソースn+領域４を形成
する。
続いて本発明の第４の発明の一実施例についてその製
造フローに従って第６図を用いて説明する。
造フローに従って第６図を用いて説明する。
まず、第６図（ａ）に示すように、n-チャネル領域３
が形成されたGaAs基板１の表面に耐熱性ゲート２を形成
し、基板１及びゲート２の表面を覆うように全面に第１
の絶縁膜６を設け、その後第１の絶縁膜６をエッチバッ
クしてゲート電極２表面を露出させる（第６図
（ｂ））。
が形成されたGaAs基板１の表面に耐熱性ゲート２を形成
し、基板１及びゲート２の表面を覆うように全面に第１
の絶縁膜６を設け、その後第１の絶縁膜６をエッチバッ
クしてゲート電極２表面を露出させる（第６図
（ｂ））。
さらに第１の絶縁膜６及び露出したゲート電極２の表
面全面を覆うように第１の絶縁膜６とは被エッチング特
性の異なる第２の絶縁膜10を設け（第６図（ｃ））、こ
れをゲート電極２の表面及びドレインn+領域表面上の第
１の絶縁膜６の表面上にのみ残るように加工する（第６
図（ｄ））。
面全面を覆うように第１の絶縁膜６とは被エッチング特
性の異なる第２の絶縁膜10を設け（第６図（ｃ））、こ
れをゲート電極２の表面及びドレインn+領域表面上の第
１の絶縁膜６の表面上にのみ残るように加工する（第６
図（ｄ））。
次に第６図（ｅ）に示すようにソースn+領域上の一部
で開口部８を有するレジストパターン11を設け、前述の
実施例の第５図（ｄ）の工程で説明したエッチング条件
で、ソースn+領域上の第１の絶縁膜６のみを選択的に除
去する。レジスト11の除去後（第６図（ｆ））、第２の
レジスト膜10も除去し、その後、残存している第１の絶
縁膜６をエッチングしてこれをゲート電極のドレイン側
側壁にのみ残るように加工し、ゲート電極２及びサイド
ウォール絶縁膜６をマスクとしてn+層形成のためのイオ
ン注入を行ない、ゲート電極とサイドウォールの幅だけ
分離されたドレインn+領域５を形成するとともに、ゲー
ト電極２と隣接したソースn+領域４を形成する。
で開口部８を有するレジストパターン11を設け、前述の
実施例の第５図（ｄ）の工程で説明したエッチング条件
で、ソースn+領域上の第１の絶縁膜６のみを選択的に除
去する。レジスト11の除去後（第６図（ｆ））、第２の
レジスト膜10も除去し、その後、残存している第１の絶
縁膜６をエッチングしてこれをゲート電極のドレイン側
側壁にのみ残るように加工し、ゲート電極２及びサイド
ウォール絶縁膜６をマスクとしてn+層形成のためのイオ
ン注入を行ない、ゲート電極とサイドウォールの幅だけ
分離されたドレインn+領域５を形成するとともに、ゲー
ト電極２と隣接したソースn+領域４を形成する。
このような上記第３及び第４の発明の実施例によれ
ば、絶縁膜６がソース用n+層上とドレイン用n+層とで同
一膜としてつながらないように被エッチング特性の異な
る異種の絶縁膜10を挿入している。このような製造方法
によれば、ソースn+層上の絶縁膜６とドレインn+層上の
絶縁膜６とが分離された構造となるので、確実にソース
n+層上絶縁膜６のみの選択除去が可能となる。
ば、絶縁膜６がソース用n+層上とドレイン用n+層とで同
一膜としてつながらないように被エッチング特性の異な
る異種の絶縁膜10を挿入している。このような製造方法
によれば、ソースn+層上の絶縁膜６とドレインn+層上の
絶縁膜６とが分離された構造となるので、確実にソース
n+層上絶縁膜６のみの選択除去が可能となる。
なお、以下の本実施例ではGaAsMESFETについて記述し
たが、基板に対して横型のトランジスタ、例えばHEMT,M
IS−like FET、またSiMOSFETにも本発明は有効であり、
同様の効果が期待できる。
たが、基板に対して横型のトランジスタ、例えばHEMT,M
IS−like FET、またSiMOSFETにも本発明は有効であり、
同様の効果が期待できる。
また、以上の実施例では基板材料１としてはGaAsを用
いたが、これはSiの他、InP等も使用することができ
る。
いたが、これはSiの他、InP等も使用することができ
る。
以上のように、上記第１の発明の実施例においては、
写真製版で形成したマスクを用いることなく、また、斜
めイオン注入法を用いることもなく、制御性のよいエッ
チングにより形成した絶縁膜６を用いたイオン注入法に
より絶縁膜６の膜厚に対応した分離長で自己整合的にド
レインn+層，ソースn+層を形成し、かつドレインn+層は
浅く低濃度にソースn+層は深く高濃度に形成したので、
ドレイン耐圧が高く、短チャネル効果，ソース抵抗が小
さく、gmの大きい、高性能のFETを制御性良く、再現性
良く形成できる。また、上記第２の発明も第１の発明と
同様の効果を示すが、ドレインn+層とゲートの分離長は
サイドウォール９の幅で自己整合的に決まるところが異
なる。さらに、上記第３及び第４の発明の実施例ではこ
れに加えてソースn+層上絶縁膜とドレインn+層上絶縁膜
とが分離された構造となるので、確実にソースn+層上絶
縁膜の選択除去が可能となる。
写真製版で形成したマスクを用いることなく、また、斜
めイオン注入法を用いることもなく、制御性のよいエッ
チングにより形成した絶縁膜６を用いたイオン注入法に
より絶縁膜６の膜厚に対応した分離長で自己整合的にド
レインn+層，ソースn+層を形成し、かつドレインn+層は
浅く低濃度にソースn+層は深く高濃度に形成したので、
ドレイン耐圧が高く、短チャネル効果，ソース抵抗が小
さく、gmの大きい、高性能のFETを制御性良く、再現性
良く形成できる。また、上記第２の発明も第１の発明と
同様の効果を示すが、ドレインn+層とゲートの分離長は
サイドウォール９の幅で自己整合的に決まるところが異
なる。さらに、上記第３及び第４の発明の実施例ではこ
れに加えてソースn+層上絶縁膜とドレインn+層上絶縁膜
とが分離された構造となるので、確実にソースn+層上絶
縁膜の選択除去が可能となる。
以上のように、本発明によれば、ドレイン拡散層は絶
縁膜を通してスルー注入により形成し、ソース拡散層は
ベア注入あるいはドレイン拡散層形成のためのスルー注
入膜よりも薄い膜を通して注入して形成したので、ドレ
イン拡散層のみゲートから分離させることができ、短チ
ャネル効果及びソース抵抗の低減、相互コンダクタンス
及びドレイン耐圧の向上が図れる性能の良いFETを、斜
めイオン注入という不安定要素を有する方法でなく、自
己整合的に制御性，再現性よく形成でき、Run to Runの
特性安定性の大幅に向上した、高性能のFETが得られる
効果がある。また、このようなものにおいて、さらにソ
ース拡散層上絶縁膜とドレイン拡散層上絶縁膜とが分離
された構造とすることによりソース拡散層上絶縁膜の選
択除去が確実なものとなり、極めて制御性の高いものが
得られる効果がある。
縁膜を通してスルー注入により形成し、ソース拡散層は
ベア注入あるいはドレイン拡散層形成のためのスルー注
入膜よりも薄い膜を通して注入して形成したので、ドレ
イン拡散層のみゲートから分離させることができ、短チ
ャネル効果及びソース抵抗の低減、相互コンダクタンス
及びドレイン耐圧の向上が図れる性能の良いFETを、斜
めイオン注入という不安定要素を有する方法でなく、自
己整合的に制御性，再現性よく形成でき、Run to Runの
特性安定性の大幅に向上した、高性能のFETが得られる
効果がある。また、このようなものにおいて、さらにソ
ース拡散層上絶縁膜とドレイン拡散層上絶縁膜とが分離
された構造とすることによりソース拡散層上絶縁膜の選
択除去が確実なものとなり、極めて制御性の高いものが
得られる効果がある。
第１図は本発明の第１の発明の一実施例による電界効果
トランジスタの断面構造を示す図、第２図は本発明の第
１の発明の一実施例による電界効果トランジスタの製造
方法を示す図、第３図はこの発明の第２の発明の一実施
例による電界効果トランジスタの製造方法により製造さ
れたものの断面構造を示す図、第４図は本発明の第２の
発明の一実施例による電界効果トランジスタの製造方法
を示す図、第５図はこの発明の第３の発明の一実施例に
よる電界効果トランジスタの製造方法を示す図、第６図
はこの発明の第４の発明の一実施例による電界効果トラ
ンジスタの製造方法を示す図、第７図は従来の電界効果
トランジスタの製造方法を示す図、第８図は他の従来の
電界効果トランジスタの製造方法を示す図、第９図はさ
らに他の従来の電界効果トランジスタの製造方法を示す
図である。 図において、１はGaAs基板、２は耐熱性ゲート電極、３
はn-チャネル層、４はソース用n+層、５はドレイン用n+
層、41はソース電極、51はドレイン電極、６は絶縁膜、
7,7′はレジストパターン、８はレジスト開口部、９は
サイドウォール形成用絶縁膜、9a,9bはサイドウォー
ル、10は絶縁膜、11はレジストである。なお図中同一符
号は同一又は相当部分を示す。
トランジスタの断面構造を示す図、第２図は本発明の第
１の発明の一実施例による電界効果トランジスタの製造
方法を示す図、第３図はこの発明の第２の発明の一実施
例による電界効果トランジスタの製造方法により製造さ
れたものの断面構造を示す図、第４図は本発明の第２の
発明の一実施例による電界効果トランジスタの製造方法
を示す図、第５図はこの発明の第３の発明の一実施例に
よる電界効果トランジスタの製造方法を示す図、第６図
はこの発明の第４の発明の一実施例による電界効果トラ
ンジスタの製造方法を示す図、第７図は従来の電界効果
トランジスタの製造方法を示す図、第８図は他の従来の
電界効果トランジスタの製造方法を示す図、第９図はさ
らに他の従来の電界効果トランジスタの製造方法を示す
図である。 図において、１はGaAs基板、２は耐熱性ゲート電極、３
はn-チャネル層、４はソース用n+層、５はドレイン用n+
層、41はソース電極、51はドレイン電極、６は絶縁膜、
7,7′はレジストパターン、８はレジスト開口部、９は
サイドウォール形成用絶縁膜、9a,9bはサイドウォー
ル、10は絶縁膜、11はレジストである。なお図中同一符
号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】基板上にゲート電極を形成した後、該ゲー
ト電極及び該基板の表面全面を覆うように絶縁膜を形成
する工程と、 該絶縁膜上にソース領域上でのみ開口部を有するレジス
トパターンを形成し、該レジストパターンをマスクとし
て上記ソース領域上の上記絶縁膜のみを選択的に除去す
る工程と、 残存している上記絶縁膜をマスクとしてイオン注入を行
い、ソース用高濃度拡散層，及び該ソース用高濃度拡散
層に比して浅く低濃度であり、かつ上記ゲート電極の側
壁部に被着された上記絶縁膜の厚さの分だけ上記ゲート
電極から分離されたドレイン用高濃度拡散層を形成する
工程とを含むことを特徴とする電界効果トランジスタの
製造方法。 - 【請求項２】基板上にゲート電極を形成した後、該ゲー
ト電極及び該基板の表面全面を覆うように絶縁膜を形成
する工程と、 上記絶縁膜をエッチングし上記ゲート電極の両側壁部に
絶縁膜サイドウォールを形成する工程と、 ソース領域側の上記絶縁膜サイドウォールの表面の一部
及びソース領域の上記基板表面の一部のみが露出する開
口部を有し、上記ゲート電極上面の全面，ドレイン領域
側の上記絶縁膜サイドウォール，及び上記基板表面のド
レイン領域を被覆するレジストパターンを形成し、該レ
ジストパターンをマスクとして上記ソース領域側の絶縁
膜サイドウォールを選択的に除去する工程と、 上記レジストパターンを除去した後、上記ゲート電極及
び該ゲート電極のドレイン領域側の側壁部に残存した上
記絶縁膜サイドウォールをマスクとしてイオン注入を行
い、ソース用高濃度拡散層，及び上記ドレイン領域側の
絶縁膜サイドウォールの幅の分だけ上記ゲート電極から
分離されたドレイン用高濃度拡散層を形成する工程とを
含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項３】基板上にゲート電極を形成した後、該ゲー
ト電極の直上に第１の絶縁膜を形成する工程と、 該第１の絶縁膜及び上記基板の表面全面を覆うように上
記第１の絶縁膜とは異種の第２の絶縁膜を形成した後、
エッチバックにより上記ゲート電極上の上記第２の絶縁
膜を除去し、上記第１の絶縁膜の頭頂部を露出させる工
程と、 ソース領域上の一部のみ開口部を有するレジストパター
ンを設け、これをマスクとしてソース領域上の上記第２
の絶縁膜のみを選択的に除去する工程と、 上記レジストパターンの除去後、ドレイン領域上の上記
第２の絶縁膜を上記ゲート電極の側壁部にのみ残るよう
に加工する工程と、 上記ゲート電極及び該ゲート電極のドレイン側の側壁部
にのみ残された上記第２の絶縁膜をマスクとしてイオン
注入を行い、ソース用高濃度拡散層，及び上記ゲート電
極の側壁部に被着された上記第２の絶縁膜の厚さの分だ
け上記ゲート電極から分離されたドレイン用高濃度拡散
層を形成する工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項４】基板上にゲート電極を形成した後、該ゲー
ト電極及び該基板の表面全面を覆うように第１の絶縁膜
を形成する工程と、 該第１の絶縁膜をエッチバックして上記ゲート電極の頭
頂部を露出させた後、上記ゲート電極の頭頂部とドレイ
ン領域上の上記第１の絶縁膜上にのみ上記第１の絶縁膜
とは異種の第２の絶縁膜を形成する工程と、 ソース領域上の上記第１の絶縁膜上の一部にのみ開口部
を有するレジストパターンを形成し、これをマスクとし
て上記ソース領域上の上記第１の絶縁膜のみを選択的に
除去する工程と、 上記レジストパターン及び上記第２の絶縁膜の除去後、
ドレイン領域上の上記第１の絶縁膜をゲート電極の側壁
部にのみ残るように加工する工程と、 上記ゲート電極及び該ゲート電極のドレイン側の側壁部
にのみ残された上記第１の絶縁膜をマスクとしてイオン
注入を行い、ソース用高濃度拡散層，及び上記ゲート電
極の側壁部に被着された上記第１の絶縁膜の厚さの分だ
け上記ゲート電極から分離されたドレイン用高濃度拡散
層を形成する工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104038A JP2786307B2 (ja) | 1990-04-19 | 1990-04-19 | 電界効果トランジスタ及びその製造方法 |
| GB9105442A GB2243950B (en) | 1990-04-19 | 1991-03-14 | Field effect transistor and production method thereof |
| US07/673,339 US5153683A (en) | 1990-04-19 | 1991-03-22 | Field effect transistor |
| FR9104799A FR2661278A1 (fr) | 1990-04-19 | 1991-04-18 | Transistor a effet de champ et procede de fabrication. |
| FR9109290A FR2663158A1 (fr) | 1990-04-19 | 1991-07-23 | Procede de fabrication de transistor a effet de champ. |
| US07/881,291 US5296398A (en) | 1990-04-19 | 1992-05-11 | Method of making field effect transistor |
| US08/074,355 US5510280A (en) | 1990-04-19 | 1993-06-10 | Method of making an asymmetrical MESFET having a single sidewall spacer |
| US08/074,564 US5344788A (en) | 1990-04-19 | 1993-06-10 | Method of making field effect transistor |
| GB9321642A GB2273202B (en) | 1990-04-19 | 1993-10-20 | Field effect transistor and production method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104038A JP2786307B2 (ja) | 1990-04-19 | 1990-04-19 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043434A JPH043434A (ja) | 1992-01-08 |
| JP2786307B2 true JP2786307B2 (ja) | 1998-08-13 |
Family
ID=14370057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104038A Expired - Lifetime JP2786307B2 (ja) | 1990-04-19 | 1990-04-19 | 電界効果トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US5153683A (ja) |
| JP (1) | JP2786307B2 (ja) |
| FR (2) | FR2661278A1 (ja) |
| GB (1) | GB2243950B (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2702338B2 (ja) * | 1991-10-14 | 1998-01-21 | 三菱電機株式会社 | 半導体装置、及びその製造方法 |
| FR2686734B1 (fr) * | 1992-01-24 | 1994-03-11 | Thomson Composants Microondes | Procede de realisation d'un transistor. |
| JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| KR960014718B1 (en) * | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
| US5536666A (en) * | 1994-06-03 | 1996-07-16 | Itt Corporation | Method for fabricating a planar ion-implanted GaAs MESFET with improved open-channel burnout characteristics |
| US5484740A (en) * | 1994-06-06 | 1996-01-16 | Motorola, Inc. | Method of manufacturing a III-V semiconductor gate structure |
| US5644155A (en) * | 1994-09-06 | 1997-07-01 | Integrated Device Technology, Inc. | Structure and fabrication of high capacitance insulated-gate field effect transistor |
| KR0137693B1 (ko) * | 1994-12-31 | 1998-06-15 | 김주용 | 셀프 부스트랩 장치 |
| US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
| KR0161201B1 (ko) * | 1995-10-23 | 1998-12-01 | 양승택 | T형 게이트와 자기정렬 ldd 구조를 갖는 전계효과 트랜지스터의 제조방법 |
| US5705439A (en) * | 1996-04-22 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS |
| US5672531A (en) * | 1996-07-17 | 1997-09-30 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
| US5877050A (en) * | 1996-09-03 | 1999-03-02 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals |
| US5677224A (en) | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
| US6051471A (en) * | 1996-09-03 | 2000-04-18 | Advanced Micro Devices, Inc. | Method for making asymmetrical N-channel and symmetrical P-channel devices |
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US5893739A (en) * | 1996-10-01 | 1999-04-13 | Advanced Micro Devices, Inc. | Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer |
| US5783458A (en) * | 1996-10-01 | 1998-07-21 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor having nitrided oxide patterned to allow select formation of a grown sidewall spacer |
| US5930592A (en) * | 1996-10-01 | 1999-07-27 | Advanced Micro Devices, Inc. | Asymmetrical n-channel transistor having LDD implant only in the drain region |
| US5909622A (en) * | 1996-10-01 | 1999-06-01 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant |
| US6027978A (en) * | 1997-01-28 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a non-uniform lateral doping profile in the channel region |
| TW417256B (en) | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
| US5923982A (en) * | 1997-04-21 | 1999-07-13 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps |
| US5963809A (en) * | 1997-06-26 | 1999-10-05 | Advanced Micro Devices, Inc. | Asymmetrical MOSFET with gate pattern after source/drain formation |
| US6004849A (en) * | 1997-08-15 | 1999-12-21 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source |
| US5904529A (en) * | 1997-08-25 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate |
| US6096588A (en) * | 1997-11-01 | 2000-08-01 | Advanced Micro Devices, Inc. | Method of making transistor with selectively doped channel region for threshold voltage control |
| US6146952A (en) * | 1998-10-01 | 2000-11-14 | Advanced Micro Devices | Semiconductor device having self-aligned asymmetric source/drain regions and method of fabrication thereof |
| US7589007B2 (en) * | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
| US6864131B2 (en) * | 1999-06-02 | 2005-03-08 | Arizona State University | Complementary Schottky junction transistors and methods of forming the same |
| US6153534A (en) * | 1999-07-27 | 2000-11-28 | Advanced Micro Devices, Inc. | Method for fabricating a dual material gate of a short channel field effect transistor |
| US6479843B2 (en) * | 2000-04-27 | 2002-11-12 | Motorola, Inc. | Single supply HFET with temperature compensation |
| DE10237508A1 (de) * | 2002-08-16 | 2004-03-11 | Infineon Technologies Ag | Verfahren zum Bilden einer Maskierschicht auf einem Substrat |
| US6833307B1 (en) | 2002-10-30 | 2004-12-21 | Advanced Micro Devices, Inc. | Method for manufacturing a semiconductor component having an early halo implant |
| US20040087094A1 (en) * | 2002-10-30 | 2004-05-06 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
| US7208383B1 (en) | 2002-10-30 | 2007-04-24 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor component |
| US6794256B1 (en) * | 2003-08-04 | 2004-09-21 | Advanced Micro Devices Inc. | Method for asymmetric spacer formation |
| US6967363B1 (en) * | 2003-10-01 | 2005-11-22 | Advanced Micro Devices, Inc. | Lateral diode with multiple spacers |
| WO2005079257A2 (en) * | 2004-02-12 | 2005-09-01 | Dexcom, Inc. | Biointerface with macro- and micro- architecture |
| US20080191276A1 (en) * | 2007-02-08 | 2008-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and fabrication methods thereof |
| JP5200399B2 (ja) * | 2007-03-26 | 2013-06-05 | 富士通セミコンダクター株式会社 | Ｍｏｓトランジスタの製造方法 |
| JP5700563B2 (ja) * | 2009-09-09 | 2015-04-15 | 学校法人神奈川大学 | 半導体素子構造の形成方法、及び半導体素子 |
| RU2641617C1 (ru) * | 2016-10-07 | 2018-01-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
| US10741644B2 (en) * | 2016-11-22 | 2020-08-11 | Delta Electronics, Inc. | Semiconductor devices with via structure and package structures comprising the same |
| US10916652B2 (en) | 2016-12-28 | 2021-02-09 | Intel Corporation | Asymmetric transistors and related devices and methods |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR744251A (ja) * | 1931-11-07 | 1933-04-14 | ||
| US4318216A (en) * | 1978-11-13 | 1982-03-09 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| EP0110320B1 (en) * | 1982-11-27 | 1987-03-11 | Nissan Motor Co., Ltd. | A mos transistor |
| JPS60137070A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| EP0160255B1 (en) * | 1984-04-30 | 1990-06-13 | General Electric Company | Field effect transistor device and method of making same |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
| JPS63107071A (ja) * | 1986-10-23 | 1988-05-12 | Nec Corp | 電界効果トランジスタの製造方法 |
| US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
| JPS63280462A (ja) * | 1987-05-12 | 1988-11-17 | Sharp Corp | 電界効果トランジスタの製造方法 |
| JPS6464263A (en) * | 1987-09-03 | 1989-03-10 | Toshiba Corp | Semiconductor device and its manufacture |
| JP2543558B2 (ja) * | 1988-02-09 | 1996-10-16 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| JPH0240924A (ja) * | 1988-07-30 | 1990-02-09 | Nec Corp | 半導体装置の製造方法 |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| JPH0276236A (ja) * | 1988-09-12 | 1990-03-15 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH02134828A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | ショットキー障壁接合ゲート型電界効果トランジスタの製造方法 |
| JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPH02181440A (ja) * | 1989-01-05 | 1990-07-16 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH02271537A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| USH986H (en) * | 1989-06-09 | 1991-11-05 | International Business Machines Corporation | Field effect-transistor with asymmetrical structure |
| JPH0348429A (ja) * | 1989-07-17 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH03105930A (ja) * | 1989-09-19 | 1991-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPH0817184B2 (ja) * | 1989-11-08 | 1996-02-21 | 三菱電機株式会社 | 化合物半導体装置の製造方法 |
| JPH03232240A (ja) * | 1990-02-08 | 1991-10-16 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| JP2921930B2 (ja) * | 1990-06-21 | 1999-07-19 | 株式会社東芝 | 電界効果トランジスタ、その製造方法およびこれを用いた半導体集積回路 |
| JPH0475351A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
| JPH04162635A (ja) * | 1990-10-26 | 1992-06-08 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-04-19 JP JP2104038A patent/JP2786307B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-14 GB GB9105442A patent/GB2243950B/en not_active Expired - Fee Related
- 1991-03-22 US US07/673,339 patent/US5153683A/en not_active Expired - Fee Related
- 1991-04-18 FR FR9104799A patent/FR2661278A1/fr active Pending
- 1991-07-23 FR FR9109290A patent/FR2663158A1/fr active Pending
-
1992
- 1992-05-11 US US07/881,291 patent/US5296398A/en not_active Expired - Fee Related
-
1993
- 1993-06-10 US US08/074,564 patent/US5344788A/en not_active Expired - Fee Related
- 1993-06-10 US US08/074,355 patent/US5510280A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2243950A (en) | 1991-11-13 |
| US5296398A (en) | 1994-03-22 |
| GB9105442D0 (en) | 1991-05-01 |
| FR2663158A1 (fr) | 1991-12-13 |
| US5510280A (en) | 1996-04-23 |
| GB2243950B (en) | 1994-10-12 |
| JPH043434A (ja) | 1992-01-08 |
| US5153683A (en) | 1992-10-06 |
| FR2661278A1 (fr) | 1991-10-25 |
| US5344788A (en) | 1994-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2786307B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| EP0224614B1 (en) | Process of fabricating a fully self- aligned field effect transistor | |
| JPH02148738A (ja) | 電界効果トランジスタの製造方法 | |
| US6951783B2 (en) | Confined spacers for double gate transistor semiconductor fabrication process | |
| JPH03292744A (ja) | 化合物半導体装置およびその製造方法 | |
| JP2553699B2 (ja) | 半導体装置の製造方法 | |
| JP2746482B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JP2001053276A (ja) | 増加したソース接触面積を有する立て形半導体装置の形成方法 | |
| JP3611925B2 (ja) | 電界効果トランジスタ，及びその製造方法 | |
| KR100383663B1 (ko) | 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물반도체 소자 제조 방법 | |
| JP3023934B2 (ja) | 半導体装置の製造方法 | |
| JPH0523497B2 (ja) | ||
| JPH03233942A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3425877B2 (ja) | パワーｍｏｓｆｅｔ及びその製造方法 | |
| KR100232152B1 (ko) | 메스펫트의 제조방법 | |
| JPH05275455A (ja) | 半導体装置及びその製造方法 | |
| JPH02181437A (ja) | 電界効果トランジスタの製造方法 | |
| GB2273202A (en) | Field effect transistor | |
| JPH02181440A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05275457A (ja) | 半導体装置及びその製造方法 | |
| JPH06204254A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0682688B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH04119636A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH04122033A (ja) | 電界効果トランジスタの製造方法 |