JPS6182482A - ＧａＡｓ電界効果トランジスタの製造方法 - Google Patents

ＧａＡｓ電界効果トランジスタの製造方法

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JPS6182482A
JPS6182482A JP59204416A JP20441684A JPS6182482A JP S6182482 A JPS6182482 A JP S6182482A JP 59204416 A JP59204416 A JP 59204416A JP 20441684 A JP20441684 A JP 20441684A JP S6182482 A JPS6182482 A JP S6182482A
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insulating film
gate electrode
gate
forming
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Toshiyuki Terada
俊幸 寺田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野） 本発明は電界効果型半導体装置、特に基板にＧａＡｓを
用いた電界効果型トランジスタ（ＦＥＴ）の製造方法に
関する。
（発明の技術的背景とその問題点〕 ＧａＡｓ　　ＦＥＴは高周波増幅器や発振器などを構成
する個別半導体素子として広く使われている。また、最
近ではＧａＡｓ　　ＩＧの基本素子としても重要な役割
を果しつつある。このいずれの応用でもＧａＡｓ　　Ｆ
ＥＴの性能を十分引き出す−ことが要求される。ＧａＡ
ｓ　　ＦＥＴの高周波性能指数は良く知られているよう
にＣｇＳ／　Ｃ１ｍで記述される。ここでＣ（＋３はゲ
ート・ソース間容量であり、ｇｍはＦＥＴの相互コンダ
クタンスである。
ＣｇＳを減らし、ｇｍを大きくしてやることにより−高
周波性能指数は改善される。ｇｍに着目すると、ＦＥＴ
の実質的なｇｍは ｇ＋ａ　＝　ｇｍｏ／　（１＋　ＱｍｏＲｓ　）となる
ことが知られている。ｇｍｏはＦＥＴのチャンネル部の
特性から決まる真性相互コンダクタンスである。これが
引き出しうる最大のｇｍであるが現実にはソース・ゲー
ト間の直列抵抗Ｒｓがあり、上式のように実質的な（１
ｍはｇｍｏより小さなものとなってしまう。従って、こ
のＲ８をいかにして小さくするかが大きい相互コンダク
タンスを得てＦＥＴの高周波特性を改善するための１つ
の鍵である。
もう１つはＣＪＩＯ自体を大きくすることである。
ｇｍをＣ（１３を増大させることなく太き（する有効な
手段はゲート長（Ｌ（］）を短くすることである。
何故なら、 Ｃ−（ＩＳＣＣＬ！ＩＩ　、　（ＪＩＩＩＯＣＣ１／Ｌ
Ｏなる関係があるからである。
さらに、高周波増幅器や発振器、集積回路の構、酸素子
としてＧａＡｓ　　ＦＥＴを用いる場合に要求される性
能としてゲート・ドレイン間の耐圧がある。例えば、高
周波増幅器では、ドレイン電圧３Ｖ、ピンチオフ電圧−
２■とすると、ゲート・ドレイン間には最大５Ｖの電圧
がかかることになり、ゲート・ドレイン間耐圧としては
これ以上が必要である。さらに、高出力ＦＥＴの場合で
は要求される耐圧が１０膜以上となることもある。
これらの要求を満たす構造として、従来第３図に示すよ
うなリセス構造がとられてきた。すなわら、半絶縁性Ｇ
　、ａ　Ａ　Ｓ基板３１上に動作層３２を形成し、ゲー
ト電匝３３形成に先立って動作層３２を所望の深さだけ
エツチングし、動作層３２を必要な厚さにまで薄クシて
いる。ソース・ゲート、ゲート・ドレイン間の動作層は
厚いまま残し、抵抗を低減する。また、ゲート電極３３
形成のためのマスク合わせの際に、ゲート電極３３をソ
ース電極３４側に近づけ、ドレイン電極３５側から遠ざ
けて形成することによりソース抵抗を低減し、かつドレ
イン耐圧の向上を計っている。
しかしこの構造においては、ゲート電極３３直下のチャ
ンネルとなる動作層３２を化学的にエツチング除去しな
ければならず、その制御性・再現性が問題であった。さ
らに、ゲート・ソース間の厚い動作層３２においても、
その不純物濃度はたかだか１０”１０１１３程度であり
、ゲート・ソース間抵抗を無視しうる程度にまで低減す
ることはできなかった。
この欠点をおぎなうものとして、近年セルファライン方
式が注目されてきた。これは第４図に示すように、半絶
縁性ＧａＡｓ基板４１に動作層４２を形成した後、ゲー
ト金属４３をマスクとして高濃度イオン注入することに
より、ゲート金属４３に近接して低抵抗のソース領域４
４．ドレイン領域４５を形成する方法である。
しかしこの方法においては、ゲートのオフセットができ
ず、ソース領域４４．ドレイン領域４５とも同様に近接
して形成されるため、ソース抵抗を充分に小さくすべく
、ソース領［４４の不純物濃度を高くすると、ドレイン
領域４５も同じく高い濃度に形成されるため、所望のド
レイン耐圧を得ることが難しかった。
さらにこれら２つの方法においては、ゲート長は、リソ
グラフィの解像力の限界で決められる。
このため、０．５μｍ以下の極短ゲートＦＥＴを得よう
とした場合には、高価で、かつウェハ処理能力の小さい
電子ビーム露光法や未だ充分に技術開発が進んでいない
Ｘ線リソグラフィなどを使わざるを得なかった。
〔発明の目的〕
本発明の目的は、ソース抵抗を充分に低減するとともに
高いドレイン耐圧を有する極短ゲートＧａＡｓ　　ＦＥ
Ｔを高価な装置を使用することなく、かつ歩留りよく製
造する方法を提供することにある。
〔発明の概要〕
本発明の第１の方法は、まず動作層の形成されたＧａＡ
ｓ基板上に厚さ１μｍ程度の第１の絶縁膜を形成し、こ
の絶縁膜を将来ゲート電極の端部となる部分に端部を有
しこれよりドレイン領域側を覆うようにパターニングす
る。この際、絶縁膜の加工を反応性イオンエツチング（
ＲＩＥ）法などの異方性の得られるエッチグ方法により
行ない、その側面を基板表面に対してほぼ垂直になるよ
うにする。次に、ゲート金属として、耐熱性を有し８０
０℃以上の高温においてもＧａＡｓとほとんど反応しな
い金属を全面に堆積する。この際、ゲート金属の形成を
既知のＣＶＤ法など、段差被覆性に優れた方法で行なう
と、膜の成長は等方向に行なわれるため表面上の縦方向
の厚さと、段差部側壁での横方向の厚さとがほぼ同じに
なる。次にこのゲート金属膜をＲＩＥなどの異方性エツ
チング法によりその厚さ相当分だけエツチングすると、
絶縁膜段差の垂直側壁の実効的に縦方向の厚さが厚かっ
た部分にのみゲート金属が残り、かつその幅は、最初に
堆積した時点での横方向の厚さとほぼ一致したものとな
る。この状態で絶縁膜を除去すると、ドレイン側は絶縁
膜の側壁を反映してほぼ垂直に切りたった形となり、ま
たソース側は堆積の際のプロファイルを反映してなだら
かな形となったゲート電極が得られる。
次に第２の絶縁膜をプラズマＣＶＤ法などの段差被覆性
に優れた方法で堆積し、全面を異方性エツチングでその
厚み相当分だけエツチングすることにより、ゲート電極
の垂直に切り立ったトレイン側にのみ第２の絶縁膜が残
置された構造を得る。
この状態で高濃度イオン注入を行い、ゲート金属に近接
してソース領域を形成し、ゲート電極から第２の絶縁膜
の幅だけ離れたドレイン領域ｉ域の幅だけ離れたトレイ
ン領域を形成する。
本発明の第２の方法は、上記第１の方法でのゲート電極
形成工程と、ゲート電極のドレイン側にオフセットを作
るための絶縁膜の形成工程を逆にする。即ちまず、ドレ
イン領域側端部に垂直壁をもつスペーサ膜をゲート領域
からソース領域を覆うように形成して、絶縁膜堆積、異
方性エツチングを行ってゲート・オフセット用の絶縁膜
を残置させる。このように形成された絶縁膜はゲート電
極側が垂直側壁をもったものとなる。この後、ゲート金
属の堆積、異方性エツチングを行って前記絶縁膜の垂直
側壁部にのみこれを残置させてゲート電極を形成する。
これ以降は第１の方法と同様である。
〔発明の効果〕
本発明によれば、ゲート長をゲート金属膜形成の際の厚
さにより決定できるため、従来高価な露光装置を必要と
していた０、５μｍ以下の極短ゲートＧａＡｓ　　ＦＥ
Ｔが容易に得られる。また、ソース領域はゲート電極に
近接して形成され、かつドレイン領域はゲート電極から
所定の距離だけ離れて形成されるため、ゲート・ソース
間の抵抗が充分に小さく、かつ高いドレイン耐圧を有す
るＧａＡｓ　　ＦＥＴがきびしいマスク合わせを必要と
せずセルファラインで得られる。
〔発明の実施例〕
以下に本発明の詳細な説明をする。
第１図は本発明の第１の方法による実施例の製造工程を
示す。Ｃｒをドープされた半絶縁性ＧａＡｓ基板１１に
、Ｓｉ＋イオンを１００ＫｅＶ、３．０ＸＩＯ１２個／
ｄの条件で選択イオン注入して動作層１２を形成する。
次に基板１１表面に常圧ＣＶＤ法により第１の絶縁膜と
して５ｉ０２膜１３を厚さ１μ瓦に堆積した後、将来ゲ
ート電極のドレイン側端部となる部分に端部を有し、か
つトレイン領域側を覆うようにマスクを形成し、ＳｉＯ
２膜１３を加工する。この際５ｉ０２１美１３の加工に
、ＣＦ４とＨ２の混合ガスや、ＣＨＦ３ガス等を用いた
反応性イオンエツチング（ＲＩＥ）法を用いれば、エツ
チングに際して強い異方性と高い選択比が得られるため
、Ｓ　ｉ　０２膜１３の側壁は基板１１に対してほぼ垂
直に切り立った形状となる（第１図（ａ））。
次に、ＷＦｓとＳｉＨ４の混合ガスを用いたＣＶＤ法に
よりゲート金属であるＷＳｉ２膜１４を厚さ５０００人
に形成する。ここでＣＶＤ法は段差被覆性に優れている
ため、膜の成長はほぼ等方向に成長し、５ｉＯ２１１１
１３の垂直側壁にも横方向に同じ厚さの膜が形成される
　　（第１図（ｂ））。
引き続きＣＦ４と０２の混合ガスによるＲＩＥでＷＳｉ
２膜１４をその厚さ相当分だけエツチングする。この場
合にもエツチングは強い異方性を持つて進行するが、５
ｉＯｚ膜１３の垂直側壁に形成されたＷＳｉ２１１１４
は蟲さ方向には実効的に厚い膜厚を有しているため、エ
ツチングをＷＳｉ２１１１４の平坦部の膜厚相当分まで
行った時点で停止すると、ＳｉＯ２膜１３の側壁に、Ｗ
Ｓｉ２膜１４がゲート電極として残される。この場合前
述した理由により、残されるＷＳｉ２１１１４の幅は、
最初にＷＳｉｚ膜１４膜堰４した厚さにほぼ等しく、約
５０００人である（第１図（Ｃ））。
この後、ＳｉＯ２膜１３をフッ酸系のエツチング液によ
り除去すると、ＳｉＯ２膜１３に接していた側はＳ＋０
２躾１３の側壁形状を反映してほぼ垂直に切り立ち、ま
た反対側は段差部に堆積された形状を反映してなだらか
な傾斜をもつＷＳｉ２１１１４によるゲート電極が得ら
れる（第１図（ｄ））。
次にＳｉＨ＋とＮ２０の混合ガスを用いたプラズマＣＶ
Ｄ法により第２の絶縁膜として５ｉＯｚ膜１５を再度全
面に３０００人の厚さに堆積する。
プラズマＣＶＤ法も、前述したＣＶＤ法と同様に段差被
覆性に優れているため、ＷＳｉｚ膜１４膜堰４側壁にも
平坦部と同程度の厚さの膜が形成される（第１図（ｅ）
）。
そして、再びＣＦ４とＨ２の混合ガスによるＲＩＥで全
面の５ｉ０２１１１５を、その平坦部の膜厚相当分だけ
エツチングすると、ＷＳｉ２膜１４の切り立った側面が
わは、垂直方向に厚い膜厚を有していたため５ｉＯ２１
１１１５が残り、ＷＳｉ２膜１４のなだらかな側面上及
び基板表面上の５ｉＯ２１１＊１５はほぼ完全にエツチ
ングされる（第１図（ｆ））。
この状態で、ＦＥＴの能動領域以外の部分をフォトレジ
スト等でマスクして、Ｓｉ＋イオンを１５０ＫｅＶ、３
．０ｘｌＯ”個／　ｃｉ注入することにより高濃度のソ
ース領域１６．ドレイン領域１７を形成する。このとき
ＷＳｉ２膜１４のゲート電極とＳｉＯ２膜１５膜幅５ン
注入のマスクとして働くため、これらの直下には高濃度
不純物層は形成されず、動作層１２がそのまま保持され
る。また、ゲート電極１４のソース側にはソース領１１
６が近接して形成され、かつ、ドレイン側は５ｉＯ２１
１１１５が残置されているためドレイン領域１７はゲー
ト電極１４からＳｉＯ２膜１５膜幅５．３μｍだけ離れ
て形成される（第１図（ｑ））。
続いてウェハをＡＳ＋−１３とＡｒの混合雰囲気中で８
５０℃、１０分間アニールすることにより注入不純物を
活性化した後、ＡｕＧｅ系合金によりソース電極１８．
ドレイン電極１９を形成してＧａＡｓ　　ＦＥＴが完成
する（第１図（ｈ））。
本方法により製作したＦＥＴを測定したところ、ソース
の高濃度不純物層がゲートに近接しているためソース・
ゲート間抵抗が充分に小さく、またＥＢ露光などの方法
を用いていないにもかかわらずゲート長が０．５μｍと
短いためＱｌが従来のものに比較して極めて大きいもの
が得られた。さらにゲート・ドレイン間耐圧は、ドレイ
ン領域がゲート電極から０．３μｍ離れて形成されてい
るため約１２Ｖと高かった。この値はドレイン領域がゲ
ート電極に近接している構造と比較すると、約２倍＾い
値であった。
本発明は上記実施例に限られない。例えばゲート金属は
耐熱性を有し、高温熱処理後もＧａＡｓと良好なショッ
トキ接合を有するものであればよく、ＭＯ，Ｗ、ＭＯ８
ｉ　２などを用い得る。また絶縁膜もＳ　ｉ　０２１ｃ
限うｆｓ　ｉ３Ｎ４　、　Ｓ　ｉ　（０゜Ｎ）などを使
い得る。さらにそれらの形成方法。
加工方法についても上記実施例に限定されないことはい
うまでもない。
次に本発明の第２の方法による実施例を、第２図を用い
て説明する。まず、半絶縁性ＧａＡｓ基板２１に先の実
施例と同様にして動作層２２を形成し、次にスペーサ膜
として例えば多結晶シリコン膜２３を５０００人程度堆
積し、これをゲート領域のドレイン側端部が垂直壁をも
ってゲート領域よりソース領域側を覆うようにようにバ
ターニングする（第２図（ａ））。次に全面に厚さ３０
００人のＳｉＯ２膜２４膜設４被覆性に優れたＣＶＤ法
により堆積しく第２図（ｂ）’）　、これをＲＩＥで膜
厚相当分全面エツチングして、多結晶シリコン膜２３の
垂直側壁にＳｉＯ２膜２４膜設４させる（第２図（Ｃ）
）。
この後、多結晶シリコン１！２３を除去し、ゲートのオ
フセット用の５ｉＯｚ１２４のみを残す（第２図（ｄ）
）。次いで段差被覆性に優れたＣｖＤ法ニヨリケート金
１１であるＷＳ　１２１１２５を約５０００人堆積する
（第２図（ｅ））。そしてこのＷＳｉｚ躾２５をＲｆＥ
により全面エツチングして、ＳｉＯ２膜２４膜設４壁側
部に・のみゲート電極として残置させる（第２図（ｆ）
）。
この後は先の実施例と同様、３ｉ＋のイオン注入により
ソース領域２６．ドレイン領ＩＩｔ２７を形成しく第２
図（Ｑ））、ＡｕＧｅ躾によりソース電極２８．ドレイ
ン電極２９を形成してＧａＡｓＦＥＴが完成する（第２
図（ｈ））。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
またこの実施例についても先の実施例で説明したように
電極材料、絶縁膜材料の選定やその形成方法を種々変形
することができる。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は本発明の第１の方法による実施
例のＧａＡｓ電界効果トランジスタの製造工程図、第２
図（ａ）〜（ｈ）は、第２の方法による実施例のＧａＡ
ｓ電界効果トランジスタの製造工程図、第３図および第
４図は従来法によるＧａＡｓ電界効果トランジスタを示
す断面図である。 １１．２１−・・半絶縁性ＧａＡｓ基板、１２゜２２・
・・動作層、　１３・・・５ｉＯ２１１１（第１の絶縁
膜）、１５−３　！　０２膜（第２の絶縁膜）、２４・
・・ＳｉＯ２膜、２３・・・多結晶シリコンＩ！（スペ
ーサ膜）、１４．２５・・・ＷＳ！ｚｉ！（ゲート電極
）、１６．２６・・・ソース領域、１７．２７・・・ド
レイン領域、１８．２８・・・ソース電極、１９．２９
・・・トレイン電極。

Claims (4)

    【特許請求の範囲】
  1. （１）動作層が形成されたＧａＡｓ基板に、ゲート電極
    のドレイン領域側端部となる位置に垂直側壁を有しこれ
    よりドレイン領域側を覆う第１の絶縁膜を形成する工程
    と、この後段差被覆性に優れた方法でゲート金属膜を形
    成する工程と、このゲート金属膜を異方性エッチングに
    よりその膜厚相当分エッチングして前記第１の絶縁膜の
    垂直側壁部に残置させてゲート電極を形成する工程と、
    前記第１の絶縁膜を除去した後段差被覆性に優れた方法
    で第２の絶縁膜を形成する工程と、この第２の絶縁膜を
    異方性エッチングによりその膜厚相当分エッチングして
    前記ゲート電極のドレイン領域側垂直側壁部にのみ残置
    させる工程と、残置された第２の絶縁膜及び前記ゲート
    電極をマスクとして不純物のイオン注入を行いソース、
    ドレイン領域を形成する工程とを備えたことを特徴とす
    るＧａＡｓ電界効果トランジスタの製造方法。
  2. （２）ゲート金属膜は、ＣＶＤ法によるＷ、Ｍｏ、ＷＳ
    ｉ＿２、ＭｏＳｉ＿２の中から選ばれた一種であり、第
    ２の絶縁膜はプラズマＣＶＤ法あるいは減圧ＣＶＤ法に
    よるＳｉＯ＿２膜、Ｓｉ＿３Ｎ＿４膜、Ｓｉ（Ｏ、Ｎ）
    膜の中から選ばれた一種であることを特徴とする特許請
    求の範囲第１項記載のＧａＡｓ電界効果トランジスタの
    製造方法。
  3. （３）動作層が形成されたＧａＡｓ基板に、ゲート電極
    のドレイン領域側端部となる位置に垂直側壁を有しこれ
    よりソース領域側を覆うスペーサ膜を形成する工程と、
    この後段差被覆性に優れた方法で絶縁膜を形成する工程
    と、この絶縁膜を異方性エッチングによりその膜厚相当
    分エッチングして前記スペーサ膜の垂直側壁部に残置さ
    せる工程と、この後段差被覆性に優れた方法でゲート金
    属膜を形成する工程と、このゲート金属膜を異方性エッ
    チングによりその膜厚相当分エッチングして前記絶縁膜
    の垂直側壁部にのみ残置させてゲート電極を形成する工
    程と、形成されたゲート電極及び前記絶縁膜をマスクと
    して不純物のイオン注入を行いソース、ドレイン領域を
    形成する工程とを備えたことを特徴とするＧａＡｓ電界
    効果トランジスタの製造方法。
  4. （４）ゲート金属膜は、ＣＶＤ法によるＷ、Ｍｏ、ＷＳ
    ｉ＿２、ＭｏＳｉ＿２の中から選ばれた一種であり、絶
    縁膜はプラズマＣＶＤ法あるいは減圧ＣＶＤ法によるＳ
    ｉＯ＿２膜、Ｓｉ＿３Ｎ＿４膜、Ｓｉ（Ｏ、Ｎ）膜の中
    から選ばれた一種であることを特徴とする特許請求の範
    囲第３項記載のＧａＡｓ電界効果トランジスタの製造方
    法。
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