JP2685149B2 - 電界効果トランジスタの製造方法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタ（FET）の製造方
法、特にショットキゲート型電界効果トランジスタ（ME
SFET）の製造方法に関するものである。
法、特にショットキゲート型電界効果トランジスタ（ME
SFET）の製造方法に関するものである。
MESFETにおいて、ドレイン側のn+層とゲート電極との
間隔をソース側のn+層とゲート電極との間隔よりも広く
し、これによって、直列抵抗値を小さい値に保持したま
ま、ドレイン耐圧を高くしてドレインコンダクタンスを
低くしたものが考えられている。
間隔をソース側のn+層とゲート電極との間隔よりも広く
し、これによって、直列抵抗値を小さい値に保持したま
ま、ドレイン耐圧を高くしてドレインコンダクタンスを
低くしたものが考えられている。
かかる非対象構造のMESFETの製造方法として、多層構
造のダミーゲートを用いたものが既に公知となってい
る。特開昭61−194781号公報に記載されて製造方法はそ
の一例であり、２層のダミーゲートを形成した後、ダミ
ーゲートのドレイン側の側壁およびその近傍を除いてAl
等の金属等を表面に蒸着し、その金属等をマスクとして
ダミーゲートの下層のドレイン側をエッチングすること
により、非対象のＴ字型ダミーゲート構造を作り、この
非対象のダミーゲートを利用して非対象構造のMESFETを
製造するものである。
造のダミーゲートを用いたものが既に公知となってい
る。特開昭61−194781号公報に記載されて製造方法はそ
の一例であり、２層のダミーゲートを形成した後、ダミ
ーゲートのドレイン側の側壁およびその近傍を除いてAl
等の金属等を表面に蒸着し、その金属等をマスクとして
ダミーゲートの下層のドレイン側をエッチングすること
により、非対象のＴ字型ダミーゲート構造を作り、この
非対象のダミーゲートを利用して非対象構造のMESFETを
製造するものである。
しかし、上記従来技術によれば、ダミーゲートを多層
構造としなければならず、しかも、非対象のＴ字型ダミ
ーゲート構造としなければならなかった。そして、かか
る非対象のＴ字型ダミーゲートを得るために、Al金属膜
の部分的な蒸着、ダミーゲートの下層の片側の側壁のみ
のエッチング、さらにAl金属膜の除去といった複雑なプ
ロセスを経なければならなかった。
構造としなければならず、しかも、非対象のＴ字型ダミ
ーゲート構造としなければならなかった。そして、かか
る非対象のＴ字型ダミーゲートを得るために、Al金属膜
の部分的な蒸着、ダミーゲートの下層の片側の側壁のみ
のエッチング、さらにAl金属膜の除去といった複雑なプ
ロセスを経なければならなかった。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために、本発明の電界効果トラン
ジスタの製造方法は、半導体基板のゲート領域に対応す
るレジストパターンを形成する第１の工程と、前記レジ
ストパターンのドレイン形成予定領域側側壁の膜厚がソ
ース形成予定領域側側壁の膜厚より厚くなるように無機
材料膜を形成する第２の工程と、前記レジストパターン
およびその側面の無機材料膜をマスクとして前記半導体
基板に不純物を高濃度に注入してソース領域およびドレ
イン領域を形成する第３の工程と、前記無機材料膜を除
去する第４の工程と、前記半導体基板上に絶縁膜を形成
して前記レジストパターンを除去することにより反転パ
ターンを形成し、この反転パターンをマスクとして前記
ゲート領域の前記半導体基板上に自己整合型のゲート電
極を形成する第５の工程とを備えたものである。
ジスタの製造方法は、半導体基板のゲート領域に対応す
るレジストパターンを形成する第１の工程と、前記レジ
ストパターンのドレイン形成予定領域側側壁の膜厚がソ
ース形成予定領域側側壁の膜厚より厚くなるように無機
材料膜を形成する第２の工程と、前記レジストパターン
およびその側面の無機材料膜をマスクとして前記半導体
基板に不純物を高濃度に注入してソース領域およびドレ
イン領域を形成する第３の工程と、前記無機材料膜を除
去する第４の工程と、前記半導体基板上に絶縁膜を形成
して前記レジストパターンを除去することにより反転パ
ターンを形成し、この反転パターンをマスクとして前記
ゲート領域の前記半導体基板上に自己整合型のゲート電
極を形成する第５の工程とを備えたものである。
また、半導体基板のゲート領域に高融点金属からなる
ゲート電極を形成する第１の工程と、前記ゲート電極の
ドレイン形成予定領域側側壁の膜厚がソース形成予定領
域側側壁の膜厚より厚くなるように単一の無機材料膜を
形成する第２の工程と、前記ゲート電極およびその側面
の無機材料膜をマスクとして前記半導体基板に不純物を
高濃度に注入してソース領域およびドレイン領域を形成
する第３の工程とを備え、その第２の工程は、電子サイ
クロトロン共鳴プラズマCVD法を用いて斜め上方から半
導体基板表面に無機材料を堆積するものであり、第１段
階において無機材料がゲート電極のドレイン形成予定領
域側側壁に堆積するように半導体基板を固定し、第２段
階において半導体基板をその表面に垂直な軸を中心に回
転させるものである。
ゲート電極を形成する第１の工程と、前記ゲート電極の
ドレイン形成予定領域側側壁の膜厚がソース形成予定領
域側側壁の膜厚より厚くなるように単一の無機材料膜を
形成する第２の工程と、前記ゲート電極およびその側面
の無機材料膜をマスクとして前記半導体基板に不純物を
高濃度に注入してソース領域およびドレイン領域を形成
する第３の工程とを備え、その第２の工程は、電子サイ
クロトロン共鳴プラズマCVD法を用いて斜め上方から半
導体基板表面に無機材料を堆積するものであり、第１段
階において無機材料がゲート電極のドレイン形成予定領
域側側壁に堆積するように半導体基板を固定し、第２段
階において半導体基板をその表面に垂直な軸を中心に回
転させるものである。
ゲート領域上のレジストパターンまたは高融点金属ゲ
ート電極のドレイン予定領域側側壁の膜厚がソース予定
領域側側壁の膜厚より厚くなるように無機材料膜が形成
され、レジストパターンまたは高融点金属ゲート電極お
よびそれらの側壁の無機材料膜をマスクとして半導体基
板に不純物が高濃度に注入されてソース領域およびドレ
イン領域が形成されるので、ドレイン領域とゲート電極
との間隔がソース領域とゲート電極との間隔よりも広く
なる。
ート電極のドレイン予定領域側側壁の膜厚がソース予定
領域側側壁の膜厚より厚くなるように無機材料膜が形成
され、レジストパターンまたは高融点金属ゲート電極お
よびそれらの側壁の無機材料膜をマスクとして半導体基
板に不純物が高濃度に注入されてソース領域およびドレ
イン領域が形成されるので、ドレイン領域とゲート電極
との間隔がソース領域とゲート電極との間隔よりも広く
なる。
第１図は本発明の一実施例を示す工程断面図であり、
LDD（Lightly Doped Drain）構造のMESFETを製造するも
のである。ここに、LDD構造とは、素子の微細化によっ
てドレイン領域に生じる高電界を緩和するためのもので
あり、高濃度に不純物をドープしたソースおよびドレイ
ン領域（コンタクト領域）のゲート側端部に、比較的低
濃度の不純物領域が設けられている構造をいう。
LDD（Lightly Doped Drain）構造のMESFETを製造するも
のである。ここに、LDD構造とは、素子の微細化によっ
てドレイン領域に生じる高電界を緩和するためのもので
あり、高濃度に不純物をドープしたソースおよびドレイ
ン領域（コンタクト領域）のゲート側端部に、比較的低
濃度の不純物領域が設けられている構造をいう。
まず、半導体基板１としてGaAs基板を用意し、FETの
形成領域に、フォトレジストのマスクを介してｎ型およ
びｐ型不純物イオンを順次に注入し、ｎ型の動作層２と
ｐ型の埋込層８を形成する（第１図（Ａ）参照）。
形成領域に、フォトレジストのマスクを介してｎ型およ
びｐ型不純物イオンを順次に注入し、ｎ型の動作層２と
ｐ型の埋込層８を形成する（第１図（Ａ）参照）。
次に、公知のスピンコート法などにより、レジストを
塗布し、同じく公知のフォトリソグラフィ技術などを用
いて、第１図（Ｂ）に示すレジストパターン９を形成す
る。このレジストパターン９のうちのゲート領域のもの
は、後の工程でゲート電極と置き換えられるものであ
り、いわばダミーゲートをなしている。そして、電子サ
イクロトロン共鳴プラズマCVD法（ECRプラズマCVD法）
を用いて、無機材料膜としての窒化シリコン（SiNX）膜
10を形成する。
塗布し、同じく公知のフォトリソグラフィ技術などを用
いて、第１図（Ｂ）に示すレジストパターン９を形成す
る。このレジストパターン９のうちのゲート領域のもの
は、後の工程でゲート電極と置き換えられるものであ
り、いわばダミーゲートをなしている。そして、電子サ
イクロトロン共鳴プラズマCVD法（ECRプラズマCVD法）
を用いて、無機材料膜としての窒化シリコン（SiNX）膜
10を形成する。
第２図は、本実施例においてSiNX膜10を堆積するため
のECRプラズマCVD装置の基本構造を示すものである。こ
のECRプラズマCVD装置は、プラズマ室41とデポジション
室42とで構成され、プラズマ室41の周囲には磁気コイル
43が配置され、また、上部にはマイクロ波透過性の隔壁
板を介してマイクロ波矩形導波管４が配置されている。
デポジション室42内部には半導体基板１を載置する試料
台45が配置されており、プラズマ流の流れ方向46に対し
て45度の角度をもっている。この試料台45は中央部を通
り表面に垂直な軸50を中心に回転可能となっている。な
お、符号47は冷却水用パイプ、符号48はプラズマ発生用
ガス導入パイプ、符号49は反応用ガス導入パイプであ
る。
のECRプラズマCVD装置の基本構造を示すものである。こ
のECRプラズマCVD装置は、プラズマ室41とデポジション
室42とで構成され、プラズマ室41の周囲には磁気コイル
43が配置され、また、上部にはマイクロ波透過性の隔壁
板を介してマイクロ波矩形導波管４が配置されている。
デポジション室42内部には半導体基板１を載置する試料
台45が配置されており、プラズマ流の流れ方向46に対し
て45度の角度をもっている。この試料台45は中央部を通
り表面に垂直な軸50を中心に回転可能となっている。な
お、符号47は冷却水用パイプ、符号48はプラズマ発生用
ガス導入パイプ、符号49は反応用ガス導入パイプであ
る。
このECRプラズマCVD装置によれば、マイクロ波と磁界
とによりECR条件が設定されたプラズマ室41内に、N2,NH
3,O2,Arあるいはこれらの混合ガスなどがプラズマ発生
用ガス導入パイプ48から送られ、プラズマ化されたガス
が発散磁界により誘導されてデポジション室42に送られ
る。一方、デポジション室42には、SiH4,Si2H6,Si3H8な
どの絶縁膜形成用原料ガスが反応用ガス導入パイプ49か
ら供給され、これが上記プラズマによって励起活性化さ
れて反応を生じ、所定の反応生成物が基板上に堆積す
る。ECRプラズマCVD法により形成される無機材料膜（絶
縁膜）としては、Si3N4膜が現在形成されているが、SiO
2、シリコン窒化酸化膜なども形成可能である。なお、E
CRプラズマCVD法は、シャパニーズ・ジャーナル・オブ
・アプライド・フィジックス・レターズ（Japanese Jou
rnal of Applied Physics Letters）、Vol.22,No.4,ppL
210−L212,1983や、「室温で薄膜を成長でき、基板損傷
の少ないECRプラズマCVD装置」日経マイクロデバイス、
1985年春号、pp93−100などに開示されている。
とによりECR条件が設定されたプラズマ室41内に、N2,NH
3,O2,Arあるいはこれらの混合ガスなどがプラズマ発生
用ガス導入パイプ48から送られ、プラズマ化されたガス
が発散磁界により誘導されてデポジション室42に送られ
る。一方、デポジション室42には、SiH4,Si2H6,Si3H8な
どの絶縁膜形成用原料ガスが反応用ガス導入パイプ49か
ら供給され、これが上記プラズマによって励起活性化さ
れて反応を生じ、所定の反応生成物が基板上に堆積す
る。ECRプラズマCVD法により形成される無機材料膜（絶
縁膜）としては、Si3N4膜が現在形成されているが、SiO
2、シリコン窒化酸化膜なども形成可能である。なお、E
CRプラズマCVD法は、シャパニーズ・ジャーナル・オブ
・アプライド・フィジックス・レターズ（Japanese Jou
rnal of Applied Physics Letters）、Vol.22,No.4,ppL
210−L212,1983や、「室温で薄膜を成長でき、基板損傷
の少ないECRプラズマCVD装置」日経マイクロデバイス、
1985年春号、pp93−100などに開示されている。
さて、本実施例では、最初はECRプラズマCVD装置の試
料台45を所定の位置で停止させた状態で、窒化シリコン
の堆積を行う。ECRプラズマCVDのプラズマ流46は指向性
が高いため、窒化シリコンが半導体基板１表面に対して
斜め45度の方向から堆積し、レジストパターン９の片側
側面部およびその影となる基板表面部を除いてSiNX膜10
が形成される（第１図（Ｂ）参照）。
料台45を所定の位置で停止させた状態で、窒化シリコン
の堆積を行う。ECRプラズマCVDのプラズマ流46は指向性
が高いため、窒化シリコンが半導体基板１表面に対して
斜め45度の方向から堆積し、レジストパターン９の片側
側面部およびその影となる基板表面部を除いてSiNX膜10
が形成される（第１図（Ｂ）参照）。
引き続いて試料台45を軸50を中心に回転させながら窒
化シリコンの堆積を行うと、その堆積は半導体基板１表
面全体に均等に行われる。そのため、前の工程で既に窒
化シリコンが堆積されている部分にさらに窒化シリコン
が堆積されると同時に、前の工程では窒化シリコンの堆
積が為されなかったレジストパターン９の片側側面部お
よびその影となる基板表面部にも堆積が行われ、第１前
記（Ｃ）に示すような窒化シリコン（SiNX）膜10が、す
なわち、ダミーゲートの左右の側壁においてその膜厚が
相違するSiNX膜10が形成される。
化シリコンの堆積を行うと、その堆積は半導体基板１表
面全体に均等に行われる。そのため、前の工程で既に窒
化シリコンが堆積されている部分にさらに窒化シリコン
が堆積されると同時に、前の工程では窒化シリコンの堆
積が為されなかったレジストパターン９の片側側面部お
よびその影となる基板表面部にも堆積が行われ、第１前
記（Ｃ）に示すような窒化シリコン（SiNX）膜10が、す
なわち、ダミーゲートの左右の側壁においてその膜厚が
相違するSiNX膜10が形成される。
なお、LDD構造を実現するために、後述の反応性イオ
ンエッチング（RIE）工程においてレジストパターン９
の側面のSiNX膜10をスペーサ10a,10bとして残す必要が
あり、そのために、SiNX膜10にはある程度の緻密性が要
求されるが、この点は上述のECRプラズマCVD法を用いれ
ば十分に満足させることができる。また、ECRプラズマC
VD法を用いれば、低温下での処理が可能であるため、レ
ジストパターン９を変質させたりすることがなく、従っ
て後述のリフトオフなどが容易になる。
ンエッチング（RIE）工程においてレジストパターン９
の側面のSiNX膜10をスペーサ10a,10bとして残す必要が
あり、そのために、SiNX膜10にはある程度の緻密性が要
求されるが、この点は上述のECRプラズマCVD法を用いれ
ば十分に満足させることができる。また、ECRプラズマC
VD法を用いれば、低温下での処理が可能であるため、レ
ジストパターン９を変質させたりすることがなく、従っ
て後述のリフトオフなどが容易になる。
第１図（Ｃ）のように形成されたSiNX膜10は、RIE法
によって上方からエッチングされる。そして、半導体基
板１の上面およびレジストパターン９の上面のSiNX膜10
が除去されると、ゲート形成部のレジストパターン９の
側面にSiNXがスペーサ10a,10bとして残ることになる。
このとき、ソース側のスペーサ10aは、ドレイン側のス
ペーサ10bよりも薄い膜厚となっている。
によって上方からエッチングされる。そして、半導体基
板１の上面およびレジストパターン９の上面のSiNX膜10
が除去されると、ゲート形成部のレジストパターン９の
側面にSiNXがスペーサ10a,10bとして残ることになる。
このとき、ソース側のスペーサ10aは、ドレイン側のス
ペーサ10bよりも薄い膜厚となっている。
そこで、第１図（Ｄ）中に矢印で示すように高濃度の
不純物を注入すると、ソース領域６およびドレイン領域
７をなすn++型の領域が形成される。このとき、レジス
トパターン９およびスペーサ10a,10bの存在する領域に
は、n++型の領域が形成されることはない。
不純物を注入すると、ソース領域６およびドレイン領域
７をなすn++型の領域が形成される。このとき、レジス
トパターン９およびスペーサ10a,10bの存在する領域に
は、n++型の領域が形成されることはない。
次に、緩衝弗酸などによってスペーサ10a,10bをなすS
iNXを除去し、第１図（Ｅ）中に矢印で示すようにｎ型
の不純物を注入する。これにより、ソース領域６および
ドレイン領域７のゲート側端部には、n++型より不純物
濃度の低いn+型の不純物領域４が形成され、いわゆるLD
D構造が実現されることになる。
iNXを除去し、第１図（Ｅ）中に矢印で示すようにｎ型
の不純物を注入する。これにより、ソース領域６および
ドレイン領域７のゲート側端部には、n++型より不純物
濃度の低いn+型の不純物領域４が形成され、いわゆるLD
D構造が実現されることになる。
しかる後、ECRプラズマCVD法を用いて、第２図（Ｆ）
のようにSiNX膜11を形成する。ことのき、半導体基板１
をECRプラズマに対して垂直にしておくと、このプラズ
マは指向性が高いためレジストパターン９の側面にSiNX
膜11が形成されることはない。従って、例えばアセトン
などでリフトオフ処理することにより、容易に第２図
（Ｇ）の構造とすることができる。すなわち、置換パタ
ーンであるレジストパターン９に正確に反転した反転パ
ターンとしてのSiNXパターンが得られることになる。こ
の状態で例えば800℃程度の温度で、AsH3雰囲気中でア
ニールを行なうと、不純物を注入した領域は活性化され
る。
のようにSiNX膜11を形成する。ことのき、半導体基板１
をECRプラズマに対して垂直にしておくと、このプラズ
マは指向性が高いためレジストパターン９の側面にSiNX
膜11が形成されることはない。従って、例えばアセトン
などでリフトオフ処理することにより、容易に第２図
（Ｇ）の構造とすることができる。すなわち、置換パタ
ーンであるレジストパターン９に正確に反転した反転パ
ターンとしてのSiNXパターンが得られることになる。こ
の状態で例えば800℃程度の温度で、AsH3雰囲気中でア
ニールを行なうと、不純物を注入した領域は活性化され
る。
次いで、ゲート領域を含む全面にショットキー金属を
堆積してリフトオフ法などによりゲート電極３とし、Si
NX膜11に開口を形成してオーミック電極12,13を形成す
ると、自己整合プロセスによるゲート電極３を具備した
FETが完成されることになる（第１図（Ｈ）参照）。
堆積してリフトオフ法などによりゲート電極３とし、Si
NX膜11に開口を形成してオーミック電極12,13を形成す
ると、自己整合プロセスによるゲート電極３を具備した
FETが完成されることになる（第１図（Ｈ）参照）。
このFETは、スペーサ10bの厚さがスペーサ10aよりも
厚いため、その膜厚差に応じてドレイン領域７とゲート
電極３との間隔がソース領域６とゲート電極３の間隔よ
りも大きくなっている。そのため、スペーサ10bの厚さ
をスペーサ10aと等しくした場合と比較するとドレイン
耐圧が向上している。
厚いため、その膜厚差に応じてドレイン領域７とゲート
電極３との間隔がソース領域６とゲート電極３の間隔よ
りも大きくなっている。そのため、スペーサ10bの厚さ
をスペーサ10aと等しくした場合と比較するとドレイン
耐圧が向上している。
なお、本実施例では、ゲート電極３はアニールの後に
形成されるので、ショットキー金属としては高耐熱性の
ものの他に、Ti/Au,LaB6などを広く用いることができ
る。また、ゲート電極３は高温熱処理工程を経ることが
ないので、ショットキー特性が劣化することもない。
形成されるので、ショットキー金属としては高耐熱性の
ものの他に、Ti/Au,LaB6などを広く用いることができ
る。また、ゲート電極３は高温熱処理工程を経ることが
ないので、ショットキー特性が劣化することもない。
次に、本発明の電界効果トランジスタの製造方法の具
体例を詳細に説明するが、本発明はこれらに何ら限定さ
れるものではない。
体例を詳細に説明するが、本発明はこれらに何ら限定さ
れるものではない。
具体例 第１図に示したように本発明の工程に従って、以下の
ようにして基板上に電界効果トランジスタを形成した。
ようにして基板上に電界効果トランジスタを形成した。
まず、半導体基板としてGaAs基板を用い、その上にフ
ォトレジスト膜（AZ−1400）を全面に塗布し、所定のパ
ターンを露光した後、現像してレジストパターンを形成
した。次に、基板上に形成したレジストをマスクとして
29Si+を加速電圧30〜70kVで軽くドープし、ｎ型の動作
層２を形成した。次いで、そのレジストパターンを除去
し、再び、基板上にフォトレジスト膜（AZ−1400）を全
面に塗布し、別の所定のパターンを露光・現像して第１
図（Ｂ）に示すレジストパターン（ダミーゲートを含む
置換パターン）を形成した。
ォトレジスト膜（AZ−1400）を全面に塗布し、所定のパ
ターンを露光した後、現像してレジストパターンを形成
した。次に、基板上に形成したレジストをマスクとして
29Si+を加速電圧30〜70kVで軽くドープし、ｎ型の動作
層２を形成した。次いで、そのレジストパターンを除去
し、再び、基板上にフォトレジスト膜（AZ−1400）を全
面に塗布し、別の所定のパターンを露光・現像して第１
図（Ｂ）に示すレジストパターン（ダミーゲートを含む
置換パターン）を形成した。
次に、第２図に示すECRプラズマCVD装置の試料台45の
回転を適当な位置で停止させた状態でSiH4とNH3とN2の
混合ガスを用いて、第１図（Ｂ）に示すようなSi3N4膜1
0を100Å程度の厚さに形成した。さらに、試料台45を回
転させてECRプラズマCVDを続行し、第１図（Ｃ）に示す
ようなSi3N4膜10を形成した。この２段階の膜形成によ
り、ダミーゲートのソース側側壁の膜厚を1000Å程度、
ドレイン側側壁の膜厚を2000Å程度厚さに形成した。
回転を適当な位置で停止させた状態でSiH4とNH3とN2の
混合ガスを用いて、第１図（Ｂ）に示すようなSi3N4膜1
0を100Å程度の厚さに形成した。さらに、試料台45を回
転させてECRプラズマCVDを続行し、第１図（Ｃ）に示す
ようなSi3N4膜10を形成した。この２段階の膜形成によ
り、ダミーゲートのソース側側壁の膜厚を1000Å程度、
ドレイン側側壁の膜厚を2000Å程度厚さに形成した。
次いで、RIEエッチングにより平坦部のSi3N4膜を除去
して、第１図（Ｄ）に示すようにレジストパターンの側
壁のみにSi3N4膜をスペーサ10a,10bとして残した。
して、第１図（Ｄ）に示すようにレジストパターンの側
壁のみにSi3N4膜をスペーサ10a,10bとして残した。
かかる状態で、28Si+を加速電圧150〜200kVでイオン
注入し、３×1013/cm3程度の注入濃度のn++型のソース
領域６およびドレイン領域７を第１図（Ｄ）に示すよう
に形成した。
注入し、３×1013/cm3程度の注入濃度のn++型のソース
領域６およびドレイン領域７を第１図（Ｄ）に示すよう
に形成した。
その後、NH4Fで希釈した緩衝弗酸を用いたスライトエ
ッチングにより、レジストパターン９の側壁のスペーサ
10a,10bを第１図（Ｅ）に示すように除去した。かかる
状態で、28Si+を加速電圧100kV程度で注入し、1012/cm3
オーバー程度のn+型領域４を形成し、いわゆるLDD構造
とした。
ッチングにより、レジストパターン９の側壁のスペーサ
10a,10bを第１図（Ｅ）に示すように除去した。かかる
状態で、28Si+を加速電圧100kV程度で注入し、1012/cm3
オーバー程度のn+型領域４を形成し、いわゆるLDD構造
とした。
次いで、ECRプラズマCVD法を用いて基板に対し垂直方
向からSi3N4膜11を形成し（第１図（Ｆ））、更に、ア
セトンによりレジストパターンを除去するリフトオフに
より、レジストパターン上のSi3N4膜11を除去して、第
１図（Ｇ）に示すように、開口部を有するECRプラズマC
VD法のSi3N4膜（反転パターン）を形成した。
向からSi3N4膜11を形成し（第１図（Ｆ））、更に、ア
セトンによりレジストパターンを除去するリフトオフに
より、レジストパターン上のSi3N4膜11を除去して、第
１図（Ｇ）に示すように、開口部を有するECRプラズマC
VD法のSi3N4膜（反転パターン）を形成した。
次いで、このような基板をAsH3雰囲気中において温度
約800℃で、30分間アニール処理した。このアニールをA
sH3雰囲気中で実施する理由は、GaAs基板からAsが蒸発
することを防止するためである。従って、基板全面にア
ニール保護膜を設ける場合は、N2などの不活性雰囲気内
でアニールを実施することもできる。
約800℃で、30分間アニール処理した。このアニールをA
sH3雰囲気中で実施する理由は、GaAs基板からAsが蒸発
することを防止するためである。従って、基板全面にア
ニール保護膜を設ける場合は、N2などの不活性雰囲気内
でアニールを実施することもできる。
そして、このSi3N4膜11の開口部に一致しかつ開口部
より大きい開口を有するレジストパターンをその基板上
に形成し、全面にTi/Pt/Au系の電極材料を蒸着した後、
そのレジストパターンを除去してリフトオフ法により、
自己整合型のゲート電極３を形成した。そのあと、従来
公知の方法によりソース領域とドレイン領域にソース電
極12およびドレイン電極13を設けて第１図（Ｈ）に示す
MESFETとした。
より大きい開口を有するレジストパターンをその基板上
に形成し、全面にTi/Pt/Au系の電極材料を蒸着した後、
そのレジストパターンを除去してリフトオフ法により、
自己整合型のゲート電極３を形成した。そのあと、従来
公知の方法によりソース領域とドレイン領域にソース電
極12およびドレイン電極13を設けて第１図（Ｈ）に示す
MESFETとした。
なお、本実施例ではソース・ドレイン領域6,7の形成
後に、LDD構造のための低濃度不純物領域４を形成して
いるが、第１図（Ｂ）に示すダミーゲートを形成した
後、直ちにそのダミーゲートをマスクにｎ型不純物をイ
オン注入して低濃度不純物領域４を形成しても良い。
後に、LDD構造のための低濃度不純物領域４を形成して
いるが、第１図（Ｂ）に示すダミーゲートを形成した
後、直ちにそのダミーゲートをマスクにｎ型不純物をイ
オン注入して低濃度不純物領域４を形成しても良い。
第３図は、本発明の他の実施例を示す工程断面図であ
る。この実施例もLDD構造のMESFETを製造する点におい
ては第１図の実施例と同様であるが、ゲート電極に高融
点金属を用る点が相違する。
る。この実施例もLDD構造のMESFETを製造する点におい
ては第１図の実施例と同様であるが、ゲート電極に高融
点金属を用る点が相違する。
半導体基板１としてGaAs基板を用意し、FETの形成領
域に、フォトレジストのマスクを介してｎ型およびｐ型
不純物イオンを順次に注入し、ｎ型の動作層２とｐ型の
埋込層８を形成するまでは、第１図の実施例と同様であ
る（第３図（Ａ）参照）。
域に、フォトレジストのマスクを介してｎ型およびｐ型
不純物イオンを順次に注入し、ｎ型の動作層２とｐ型の
埋込層８を形成するまでは、第１図の実施例と同様であ
る（第３図（Ａ）参照）。
次に、高融点金属であるWSiを半導体基板１表面にス
パッタリングにより堆積し、続いて、SF6ガスプラズマ
エッチングにより第３図（Ａ）に示すように動作層２上
にゲート電極30を形成する。その後、ゲート電極30をマ
スクにしてｎ型不純物を注入し、LDD構造のためのn+低
濃度不純物領域35を形成する。ついで、ECRプラズマCVD
法を用いて、無機材料膜としての窒化シリコン（SiNX）
膜31を形成する。ここでの窒化シリコンの堆積は、第１
図の実施例と同様、最初は試料台45を所定の位置で固定
したまま行い、引き続いて、試料台45を回転させて行
う。これにより、最初は、第３図（Ｂ）のようにゲート
電極30のソース側側壁およびその近傍の基板表面を除い
て窒化シリコン膜31が形成され、続いて、同図（Ｃ）の
ように、ゲート電極30のソース側側壁およびその近傍の
基板表面にも窒化シリコンが堆積される。ただし、ゲー
ト電極のドレイン側側壁の膜厚はソース側側壁の膜厚よ
りも厚くなっている。
パッタリングにより堆積し、続いて、SF6ガスプラズマ
エッチングにより第３図（Ａ）に示すように動作層２上
にゲート電極30を形成する。その後、ゲート電極30をマ
スクにしてｎ型不純物を注入し、LDD構造のためのn+低
濃度不純物領域35を形成する。ついで、ECRプラズマCVD
法を用いて、無機材料膜としての窒化シリコン（SiNX）
膜31を形成する。ここでの窒化シリコンの堆積は、第１
図の実施例と同様、最初は試料台45を所定の位置で固定
したまま行い、引き続いて、試料台45を回転させて行
う。これにより、最初は、第３図（Ｂ）のようにゲート
電極30のソース側側壁およびその近傍の基板表面を除い
て窒化シリコン膜31が形成され、続いて、同図（Ｃ）の
ように、ゲート電極30のソース側側壁およびその近傍の
基板表面にも窒化シリコンが堆積される。ただし、ゲー
ト電極のドレイン側側壁の膜厚はソース側側壁の膜厚よ
りも厚くなっている。
このように形成された窒化シリコン膜31はRIE法によ
って上方からエッチングされ、ゲート電極30の両側壁に
スペーサ31a,31bが残る。その後、フォトレジストを塗
布しさらにパターンニングを行ってレジストパターン32
を形成し、このレジストパターン32、ゲート電極30およ
びスペーサ31a,31bをマスクに、 第３図（Ｄ）中に矢印で示すように高濃度の不純物を
注入すると、ソース領域６およびドレイン領域７をなす
n++型の領域が形成される。このとき、レジストパター
ン32、ゲート電極30およびスペーサ31a,31bの存在する
領域には、n++型の領域が形成されることはない。ま
た、スペーサ31bの膜厚はスペーサ31aの膜厚よりも厚い
ため、ドレイン領域７とゲート電極30との間隔は、ソー
ス領域６とゲート電極30との間隔よりも大きくなる。
って上方からエッチングされ、ゲート電極30の両側壁に
スペーサ31a,31bが残る。その後、フォトレジストを塗
布しさらにパターンニングを行ってレジストパターン32
を形成し、このレジストパターン32、ゲート電極30およ
びスペーサ31a,31bをマスクに、 第３図（Ｄ）中に矢印で示すように高濃度の不純物を
注入すると、ソース領域６およびドレイン領域７をなす
n++型の領域が形成される。このとき、レジストパター
ン32、ゲート電極30およびスペーサ31a,31bの存在する
領域には、n++型の領域が形成されることはない。ま
た、スペーサ31bの膜厚はスペーサ31aの膜厚よりも厚い
ため、ドレイン領域７とゲート電極30との間隔は、ソー
ス領域６とゲート電極30との間隔よりも大きくなる。
次に、例えばアセトンなどでレジストパターン32を除
去した後、800℃程度の温度で、AsH3雰囲気中でアニー
ルを行なうと、不純物を注入した領域は活性化されるこ
とになる。
去した後、800℃程度の温度で、AsH3雰囲気中でアニー
ルを行なうと、不純物を注入した領域は活性化されるこ
とになる。
その後、ソース領域６とドレイン領域７の上にオーミ
ック電極を形成し、それぞれソース電極33およびドレイ
ン電極34として第３図（Ｅ）に示すMESFETを得た。
ック電極を形成し、それぞれソース電極33およびドレイ
ン電極34として第３図（Ｅ）に示すMESFETを得た。
このMESFETも、ドレイン領域７とゲート電極30との間
隔がソース領域６とゲート電極30との間隔よりも大きい
ので、ドレイン耐圧が高く、したがってドレインコンダ
クタンスが小さい。
隔がソース領域６とゲート電極30との間隔よりも大きい
ので、ドレイン耐圧が高く、したがってドレインコンダ
クタンスが小さい。
なお、上記のいずれの実施例もLDD構造のMESFETを形
成するものであるが、低濃度不純物領域４または35の形
成工程を省けば、LDD構造を有しないMESFETとすること
もできる。
成するものであるが、低濃度不純物領域４または35の形
成工程を省けば、LDD構造を有しないMESFETとすること
もできる。
以上説明したように、本発明の電界効果トランジスタ
の製造方法によれば、ダミーゲートまたは高融点金属ゲ
ート電極のソース側側壁には比較的薄い無機材料膜を形
成し、ドレイン側側壁には比較的厚い無機材料膜を形成
し、ダミーゲートまたは高融点金属ゲート電極およびこ
れらの側壁に設けられた無機材料膜をマスクとして高濃
度にイオン注入を行ってソース・ドレイン領域とすると
いう簡単工程を経るだけで、ドレイン領域とゲート電極
との間隔がソース領域とゲート電極との間隔よりも広い
FETを歩留まりよく得ることができる。かかるFETは直列
抵抗が低く、しかもドレイン耐圧が高いものとなる。
の製造方法によれば、ダミーゲートまたは高融点金属ゲ
ート電極のソース側側壁には比較的薄い無機材料膜を形
成し、ドレイン側側壁には比較的厚い無機材料膜を形成
し、ダミーゲートまたは高融点金属ゲート電極およびこ
れらの側壁に設けられた無機材料膜をマスクとして高濃
度にイオン注入を行ってソース・ドレイン領域とすると
いう簡単工程を経るだけで、ドレイン領域とゲート電極
との間隔がソース領域とゲート電極との間隔よりも広い
FETを歩留まりよく得ることができる。かかるFETは直列
抵抗が低く、しかもドレイン耐圧が高いものとなる。
第１図は本発明の一実施例を示す工程断面図、第２図は
この実施例に用いるECRプラズマCVD装置の構造を示す断
面図、第３図の本発明の他の実施例を示す工程断面図で
ある。 １……半導体基板、２……動作層、3,30……ゲート電
極、4,35……低濃度不純物領域、６……ソース領域、７
……ドレイン領域、９……レジストパータン、10,11…
…SiNX膜、10a,10b,31a,31b……スペーサ。
この実施例に用いるECRプラズマCVD装置の構造を示す断
面図、第３図の本発明の他の実施例を示す工程断面図で
ある。 １……半導体基板、２……動作層、3,30……ゲート電
極、4,35……低濃度不純物領域、６……ソース領域、７
……ドレイン領域、９……レジストパータン、10,11…
…SiNX膜、10a,10b,31a,31b……スペーサ。
Claims (4)
- 【請求項１】半導体基板のゲート領域に対応するレジス
トパターンを形成する第１の工程と、 前記レジストパターンのドレイン形成予定領域側側壁の
膜厚がソース形成予定領域側側壁の膜厚より厚くなるよ
うに無機材料膜を形成する第２の工程と、 前記レジストパターンおよびその側面の無機材料膜をマ
スクとして前記半導体基板に不純物を高濃度に注入して
ソース領域およびドレイン領域を形成する第３の工程
と、 前記無機材料膜を除去する第４の工程と、 前記半導体基板上に絶縁膜を形成して前記レジストパタ
ーンを除去することにより反転パターンを形成し、この
反転パターンをマスクとして前記ゲート領域の前記半導
体基板上に自己整合型のゲート電極を形成する第５の工
程と、 を備えた電界効果トランジスタの製造方法。 - 【請求項２】第２の工程は、電子サイクロトロン共鳴プ
ラズマCVD法を用いて斜め上方から半導体基板表面に無
機材料を堆積するものであり、第１段階において無機材
料がレジストパターンのドレイン形成予定領域側側壁に
堆積するように前記半導体基板を固定し、第２段階にお
いて前記半導体基板をその表面に垂直な軸を中心に回転
させるものである請求項１記載の電界効果トランジスタ
の製造方法。 - 【請求項３】第１の工程後または第４の工程後にレジス
トパターンをマスクとして半導体基板に不純物を注入し
てソース・ドレイン領域よりも低濃度の不純物領域を形
成する工程を付加した請求項１または２記載の電界効果
トランジスタの製造方法。 - 【請求項４】半導体基板のゲート領域に高融点金属から
なるゲート電極を形成する第１の工程と、 前記ゲート電極のドレイン形成予定領域側側壁の膜厚が
ソース形成予定領域側側壁の膜厚より厚くなるように単
一の無機材料を形成する第２の工程と、 前記ゲート電極およびその側壁の無機材料膜をマスクと
して前記半導体基板に不純物を高濃度に注入してソース
領域およびドレイン領域を形成する第３の工程とを備
え、 前記第２の工程は、電子サイクロトロン共鳴プラズマCV
D法を用いて斜め上方から半導体基板表面に無機材料を
堆積するものであり、第１段階において無機材料がゲー
ト電極のドレイン形成予定領域側側壁に堆積するように
前記半導体基板を固定し、第２段階において前記半導体
基板をその表面に垂直な軸を中心に回転させるものであ
る電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088759A JP2685149B2 (ja) | 1988-04-11 | 1988-04-11 | 電界効果トランジスタの製造方法 |
| US07/328,880 US4962054A (en) | 1988-04-11 | 1989-03-27 | Method for manufacturing a field effect transistor using spacers of different thicknesses |
| DE68923311T DE68923311T2 (de) | 1988-04-11 | 1989-04-06 | Verfahren zur Herstellung eines Feld-Effekt-Transistors. |
| EP89106073A EP0337299B1 (en) | 1988-04-11 | 1989-04-06 | A method for manufacturing a field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088759A JP2685149B2 (ja) | 1988-04-11 | 1988-04-11 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01259568A JPH01259568A (ja) | 1989-10-17 |
| JP2685149B2 true JP2685149B2 (ja) | 1997-12-03 |
Family
ID=13951809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088759A Expired - Fee Related JP2685149B2 (ja) | 1988-04-11 | 1988-04-11 | 電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4962054A (ja) |
| EP (1) | EP0337299B1 (ja) |
| JP (1) | JP2685149B2 (ja) |
| DE (1) | DE68923311T2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138406A (en) * | 1989-04-04 | 1992-08-11 | Eaton Corporation | Ion implantation masking method and devices |
| JPH02271537A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
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