JPH0815158B2 - ショットキーゲート電界効果トランジスタの製造方法 - Google Patents
ショットキーゲート電界効果トランジスタの製造方法Info
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- JPH0815158B2 JPH0815158B2 JP60193841A JP19384185A JPH0815158B2 JP H0815158 B2 JPH0815158 B2 JP H0815158B2 JP 60193841 A JP60193841 A JP 60193841A JP 19384185 A JP19384185 A JP 19384185A JP H0815158 B2 JPH0815158 B2 JP H0815158B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 title claims description 5
- 238000000034 method Methods 0.000 title description 16
- 239000000758 substrate Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 description 71
- 230000000694 effects Effects 0.000 description 24
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 23
- 238000005468 ion implantation Methods 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 22
- 238000000137 annealing Methods 0.000 description 18
- 238000005530 etching Methods 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 230000001681 protective effect Effects 0.000 description 14
- 239000010409 thin film Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000004913 activation Effects 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- KYKAJFCTULSVSH-UHFFFAOYSA-N chloro(fluoro)methane Chemical compound F[C]Cl KYKAJFCTULSVSH-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、超高速のコンピュータや通信回路に好適な
高性能のショットキーゲート電界効果トランジスタ（ME
SFET）の製造方法に関する。
高性能のショットキーゲート電界効果トランジスタ（ME
SFET）の製造方法に関する。
第２図に従来の高性能MESFETの断面図を示す。このFE
TではGaAs基板１の表面部に形成されたチャネル層２の
上に形成したゲート電極３とn+ソース／ドレイン領域4,
4′とが自己整合（セルフアライン）されていることに
より、寄生抵抗８が低減され、高性能化が達成されてい
る。５、６はそれぞれソース／ドレイン電極である。
（中村らによる「ア セルフアライド GaAs MESFET W
−Al ゲート（A SELF−ALIGNED GaAs MESFET W−Al GA
TE）」GaAs IC シンポジウム1983年アイ・イー・イー
（IEEE）134〜137頁，萩尾らによる「新しい側壁分離型
セルフアラインGaAs MESFET」エス・エス・ディー（SS
D）83-110 1984年１月 37〜41頁（松下電子工業半導体
研究所）参照。） しかしながら、この構造のMESFETではゲート長７が１
μｍ以下になると第３図に示すように、ゲート長が短く
なるにしたがって、しきい電圧値が負側にずれるという
現象がある。これは短チャネル効果と称され、Si MOSFE
Tにも見られる現象であるが、Si MOSFETの短チャネル効
果とは異なり、原因としては次の２つが考えられる。す
なわち、n+ソース／ドレイン領域の接近によって、ソ
ース側からチャネル層２の下の基板部に拡散した電子
が、ドレインに引込まれる形で基板電流が流れ、ピンチ
オフに必要なゲート電圧が増加すること、およびn+ソ
ース／ドレイン領域の不純物イオンがアニール時にゲー
ト電極下のチャネル層２まで拡散し、チャネル層のキャ
リア濃度が増大することによって、しきい電圧が増加す
ることが主な原因である。
TではGaAs基板１の表面部に形成されたチャネル層２の
上に形成したゲート電極３とn+ソース／ドレイン領域4,
4′とが自己整合（セルフアライン）されていることに
より、寄生抵抗８が低減され、高性能化が達成されてい
る。５、６はそれぞれソース／ドレイン電極である。
（中村らによる「ア セルフアライド GaAs MESFET W
−Al ゲート（A SELF−ALIGNED GaAs MESFET W−Al GA
TE）」GaAs IC シンポジウム1983年アイ・イー・イー
（IEEE）134〜137頁，萩尾らによる「新しい側壁分離型
セルフアラインGaAs MESFET」エス・エス・ディー（SS
D）83-110 1984年１月 37〜41頁（松下電子工業半導体
研究所）参照。） しかしながら、この構造のMESFETではゲート長７が１
μｍ以下になると第３図に示すように、ゲート長が短く
なるにしたがって、しきい電圧値が負側にずれるという
現象がある。これは短チャネル効果と称され、Si MOSFE
Tにも見られる現象であるが、Si MOSFETの短チャネル効
果とは異なり、原因としては次の２つが考えられる。す
なわち、n+ソース／ドレイン領域の接近によって、ソ
ース側からチャネル層２の下の基板部に拡散した電子
が、ドレインに引込まれる形で基板電流が流れ、ピンチ
オフに必要なゲート電圧が増加すること、およびn+ソ
ース／ドレイン領域の不純物イオンがアニール時にゲー
ト電極下のチャネル層２まで拡散し、チャネル層のキャ
リア濃度が増大することによって、しきい電圧が増加す
ることが主な原因である。
Si MOSFETの場合は、チャネル長が短くなるにつれ
て、チャネル内のポテンシャル分布が二次元的に広が
り、しきい電圧がドレイン電圧の影響を受け、nMOSの場
合、しきい電圧が低下する現象を短チャネル効果と称す
る。MESFETの場合もこのような効果はあるが、MESFETの
場合、チャネルの深さは0.1μｍ程度となり、問題とな
るのは、ゲート長が0.5μｍ以下となる場合である。
て、チャネル内のポテンシャル分布が二次元的に広が
り、しきい電圧がドレイン電圧の影響を受け、nMOSの場
合、しきい電圧が低下する現象を短チャネル効果と称す
る。MESFETの場合もこのような効果はあるが、MESFETの
場合、チャネルの深さは0.1μｍ程度となり、問題とな
るのは、ゲート長が0.5μｍ以下となる場合である。
また、Si MOSFETの場合には、短チャネル効果の一種
として、ドレイン側の高電界によってインパクト電離が
生じ、発生した高速電子がゲート絶縁膜に打込まれ、固
定電荷として残存し、やはりしきい電圧をシフトさせ、
トランジスタ特性を低下させる現象がある。これはホッ
トエレクトロン効果と称される現象であるが、MESFETの
場合、チャネルに直接ゲート金属が接しているため、こ
の効果は問題とならない。
として、ドレイン側の高電界によってインパクト電離が
生じ、発生した高速電子がゲート絶縁膜に打込まれ、固
定電荷として残存し、やはりしきい電圧をシフトさせ、
トランジスタ特性を低下させる現象がある。これはホッ
トエレクトロン効果と称される現象であるが、MESFETの
場合、チャネルに直接ゲート金属が接しているため、こ
の効果は問題とならない。
さて、MESFETにおいて、短チャネル効果が顕著になる
と、ピンチオフするのに必要なゲート電圧が増加し、FE
Tの性能劣化を生じる。
と、ピンチオフするのに必要なゲート電圧が増加し、FE
Tの性能劣化を生じる。
これを防ぐ方法として第４図、第５図に示すようなME
SFET構造が考えられている。第４図に示すものは、n+ソ
ース／ドレイン領域４、４′形成用の不純物イオン注入
９を、ゲート電極３上に形成した笠10をマスクとして行
うことにより、このn+領域４、４′をゲート電極３から
分離するとともに両n+４、４′間の間隔11を広げること
により短チャネル効果を低減するものである。
SFET構造が考えられている。第４図に示すものは、n+ソ
ース／ドレイン領域４、４′形成用の不純物イオン注入
９を、ゲート電極３上に形成した笠10をマスクとして行
うことにより、このn+領域４、４′をゲート電極３から
分離するとともに両n+４、４′間の間隔11を広げること
により短チャネル効果を低減するものである。
しかしながら、この構造のMESFETでは、n+領域４、
４′とゲート電極３との間に不純物濃度の低い領域12、
12′が形成されるために、ソース抵抗および直列抵抗が
増加し、性能が低下する。また、この笠10は、ドライエ
ッチングにより10を形成した後、ゲート電荷３をサイド
エッチングすることによって形成しているが、このサイ
ドエッチング量の制御は不安定で領域12、12′の長さが
ばらつきやすい。これによってソース抵抗が変動し、特
性の一定したFETを形成することが難しい。
４′とゲート電極３との間に不純物濃度の低い領域12、
12′が形成されるために、ソース抵抗および直列抵抗が
増加し、性能が低下する。また、この笠10は、ドライエ
ッチングにより10を形成した後、ゲート電荷３をサイド
エッチングすることによって形成しているが、このサイ
ドエッチング量の制御は不安定で領域12、12′の長さが
ばらつきやすい。これによってソース抵抗が変動し、特
性の一定したFETを形成することが難しい。
第５図に示すMESFETでは、チャネル層２の下にｐ型埋
込み層13を設けることにより、基板１を通してのドレイ
ン電流のまわり込みを防止している。しかし、このMESF
ETではｐ型層13の深さと不純物濃度によってしきい電圧
が変動するため、しきい電圧値制御のパラメータが増加
し、再現性のよいプロセスを構成することが困難であ
る。
込み層13を設けることにより、基板１を通してのドレイ
ン電流のまわり込みを防止している。しかし、このMESF
ETではｐ型層13の深さと不純物濃度によってしきい電圧
が変動するため、しきい電圧値制御のパラメータが増加
し、再現性のよいプロセスを構成することが困難であ
る。
本発明の目的は、上述した従来のセルフアライン型ME
SFETにおける短チャネル効果を低減し、ソース抵抗が低
く、制御性のよい、高性能の短ゲートMESFETを提供する
ことにある。
SFETにおける短チャネル効果を低減し、ソース抵抗が低
く、制御性のよい、高性能の短ゲートMESFETを提供する
ことにある。
本発明は、第１図（ａ）、（ｂ）に示すように、ソー
ス／ドレイン領域を二重に、かつゲート電極にセルフア
ラインさせて形成し、よりゲート電極３側の第２のソー
ス／ドレイン領域14、14′は比較的低キャリア濃度で浅
く、ゲート電極から離れた側の第１のソース／ドレイン
領域４、４′は高キャリア濃度にすることにより、短チ
ャネル効果が小さく、かつ、ソース抵抗の低い、従って
高性能のMESFETを達成したものである。よりゲート３側
の比較的低キャリア濃度の第２のソース／ドレイン領域
14、14′は例えばゲート電極３をマスクとしてイオン注
入15を行って形成する。また、第２のソース／ドレイン
領域14、14′よりも高キャリア濃度の第１のソース／ド
レイン領域４、４′は、例えばゲート電極３の側面部に
形成した側壁16をマスクとしてイオン注入９を行うこと
によってゲート電極３と分離されて形成される。
ス／ドレイン領域を二重に、かつゲート電極にセルフア
ラインさせて形成し、よりゲート電極３側の第２のソー
ス／ドレイン領域14、14′は比較的低キャリア濃度で浅
く、ゲート電極から離れた側の第１のソース／ドレイン
領域４、４′は高キャリア濃度にすることにより、短チ
ャネル効果が小さく、かつ、ソース抵抗の低い、従って
高性能のMESFETを達成したものである。よりゲート３側
の比較的低キャリア濃度の第２のソース／ドレイン領域
14、14′は例えばゲート電極３をマスクとしてイオン注
入15を行って形成する。また、第２のソース／ドレイン
領域14、14′よりも高キャリア濃度の第１のソース／ド
レイン領域４、４′は、例えばゲート電極３の側面部に
形成した側壁16をマスクとしてイオン注入９を行うこと
によってゲート電極３と分離されて形成される。
このゲート電極３と第１のソース／ドレイン領域４、
４′との間隔ｌは例えば0.5μｍ程度以下、望ましくは
0.2〜0.3μｍ程度に形成されている。第１の例えばn+領
域４、４′のシート抵抗は化合物半導体MESFETの場合、
100〜200Ω／□である。ゲート電極３とソース電極（図
示せず）との間隔は通常２μｍ前後であり、ソース抵抗
は10μｍ幅のFETの場合20〜40Ωとなる。一方、上記の
ように第２のn+領域14、14′を形成した場合、この部分
のシート抵抗を通常のＤ−FET（ディプレション型FET）
のチャネル層のシート抵抗である1kΩ／□程度として
も、ソース抵抗の増加は20Ω以下であり、これによるME
SFETの性能低下は無視できる。第６図はMESFETの性能指
数であるＫ値のソース抵抗に対する依存性の解析結果を
示す。上がＥ−FET（エンハンスメント型FET）であり、
下がＤ−FETである。この図は、ゲート長１μｍ、ゲー
ト幅10μｍ、チャネル層のイオン打込みエネルギー50ke
Vの場合である。この図からわかるように、ソース抵抗
が20Ω増加した時のＫ値の低下はＥ−FETの場合１割程
度であり、Ｄ−FETの場合、無視できる。
４′との間隔ｌは例えば0.5μｍ程度以下、望ましくは
0.2〜0.3μｍ程度に形成されている。第１の例えばn+領
域４、４′のシート抵抗は化合物半導体MESFETの場合、
100〜200Ω／□である。ゲート電極３とソース電極（図
示せず）との間隔は通常２μｍ前後であり、ソース抵抗
は10μｍ幅のFETの場合20〜40Ωとなる。一方、上記の
ように第２のn+領域14、14′を形成した場合、この部分
のシート抵抗を通常のＤ−FET（ディプレション型FET）
のチャネル層のシート抵抗である1kΩ／□程度として
も、ソース抵抗の増加は20Ω以下であり、これによるME
SFETの性能低下は無視できる。第６図はMESFETの性能指
数であるＫ値のソース抵抗に対する依存性の解析結果を
示す。上がＥ−FET（エンハンスメント型FET）であり、
下がＤ−FETである。この図は、ゲート長１μｍ、ゲー
ト幅10μｍ、チャネル層のイオン打込みエネルギー50ke
Vの場合である。この図からわかるように、ソース抵抗
が20Ω増加した時のＫ値の低下はＥ−FETの場合１割程
度であり、Ｄ−FETの場合、無視できる。
第７図に試作MESFETのＫ値のゲート長依存性を示す。
実線が本発明によるn+領域二重セルフアライン型のFET
の、破線は従来のセルフアライン型のFETのＫ値を示
す。この図からわかるように、ゲート長が長い場合には
従来型FETのＫ値がきまるが、ゲート長が１μｍかそれ
未満では本発明の方がＫ値が大きくなるとともに、ゲー
ト長が短くなるにつれて増加する。これは、本発明のデ
バイス構造によって短チャネル効果が低減され、サブミ
クロン領域でのしきい電圧の負側へのシフトが押えられ
たことによる。
実線が本発明によるn+領域二重セルフアライン型のFET
の、破線は従来のセルフアライン型のFETのＫ値を示
す。この図からわかるように、ゲート長が長い場合には
従来型FETのＫ値がきまるが、ゲート長が１μｍかそれ
未満では本発明の方がＫ値が大きくなるとともに、ゲー
ト長が短くなるにつれて増加する。これは、本発明のデ
バイス構造によって短チャネル効果が低減され、サブミ
クロン領域でのしきい電圧の負側へのシフトが押えられ
たことによる。
以上、例を挙げて説明したように、本発明のMESFETに
よれば、短チャネル効果の少ない、高性能のFETを得る
ことが可能となる。
よれば、短チャネル効果の少ない、高性能のFETを得る
ことが可能となる。
Si MOSFETにおいても、第８図に示すように、LDD（Li
ghtly Doped Drain）構造と称し、n+領域を高ドープ領
域と低ドープ領域の二重構造とする構造が考えられてい
る。図において、101はｐ型Si基板、104、104′は第１
のn+ソース／ドレイン領域、114、114′は第２のn+ソー
ス／ドレイン領域、103はゲート電極、124はゲート酸化
膜、116はゲート電極の側壁に設けた薄膜、105はソース
電極、106はドレイン電極である。本構造は、ドレイン
部の電界強度を低下させ、前述した二次元効果とインパ
クト電離によるホットエレクトロン効果を抑えるもので
ある。また、性能的には、MOSFETの場合には、n+領域と
ゲート電極とは重なった方がよい。したがって、本発明
のMESFETの場合の二重に形成したn+領域は、MOSFETの場
合とは、機能的にも構造的にも異なる。
ghtly Doped Drain）構造と称し、n+領域を高ドープ領
域と低ドープ領域の二重構造とする構造が考えられてい
る。図において、101はｐ型Si基板、104、104′は第１
のn+ソース／ドレイン領域、114、114′は第２のn+ソー
ス／ドレイン領域、103はゲート電極、124はゲート酸化
膜、116はゲート電極の側壁に設けた薄膜、105はソース
電極、106はドレイン電極である。本構造は、ドレイン
部の電界強度を低下させ、前述した二次元効果とインパ
クト電離によるホットエレクトロン効果を抑えるもので
ある。また、性能的には、MOSFETの場合には、n+領域と
ゲート電極とは重なった方がよい。したがって、本発明
のMESFETの場合の二重に形成したn+領域は、MOSFETの場
合とは、機能的にも構造的にも異なる。
実施例１ 本発明の第１の実施例のMESFETの作製プロセスを第９
図（ａ）〜（ｅ）により説明する。本実施例では、半導
体基板として半絶縁性のGaAs基板を使用した。また、ゲ
ート電極３とn+領域４、４′との分離はゲート電極３の
上に形成した笠10を用いて行った。
図（ａ）〜（ｅ）により説明する。本実施例では、半導
体基板として半絶縁性のGaAs基板を使用した。また、ゲ
ート電極３とn+領域４、４′との分離はゲート電極３の
上に形成した笠10を用いて行った。
まず、第９図（ａ）に示すように、FETを形成する領
域以外のGaAs基板１の表面に厚さ約１μｍのホトレジス
ト膜17でマスクした後、チャネル層２形成用の不純物イ
オン注入18を行う。イオンとしてはSi+を使用し、加速
エネルギーは40keV、ドーズ量はＥ−FET（0.1〜0.6V）
の場合1.5×1012cm-2、Ｄ−FET（−0.8〜0V）の場合４
×1012cm-2とした。
域以外のGaAs基板１の表面に厚さ約１μｍのホトレジス
ト膜17でマスクした後、チャネル層２形成用の不純物イ
オン注入18を行う。イオンとしてはSi+を使用し、加速
エネルギーは40keV、ドーズ量はＥ−FET（0.1〜0.6V）
の場合1.5×1012cm-2、Ｄ−FET（−0.8〜0V）の場合４
×1012cm-2とした。
このチャネル層２を800℃、15分のアニールで活性化
し、レジスト膜17を除去した後、ゲート電極３とその笠
10を形成する（第９図（ｂ））。これらのパターン形成
にあたっては、ゲート電極３形成用金属薄膜と笠10形成
用の薄膜をGaAs基板１の表面に順次被着した後（厚膜い
ずれも約3000Å）、通常のホトリソグラフィ工程を用い
てホトレジスト膜によるゲート電極パターン19を形成す
る。次に、このパターン19をマスクとして上記薄膜およ
び金属薄膜を順次異方性エッチングし、さらに該金属薄
膜をサイドエッチングすることにより、上記のゲート電
極３と笠10とを形成した。
し、レジスト膜17を除去した後、ゲート電極３とその笠
10を形成する（第９図（ｂ））。これらのパターン形成
にあたっては、ゲート電極３形成用金属薄膜と笠10形成
用の薄膜をGaAs基板１の表面に順次被着した後（厚膜い
ずれも約3000Å）、通常のホトリソグラフィ工程を用い
てホトレジスト膜によるゲート電極パターン19を形成す
る。次に、このパターン19をマスクとして上記薄膜およ
び金属薄膜を順次異方性エッチングし、さらに該金属薄
膜をサイドエッチングすることにより、上記のゲート電
極３と笠10とを形成した。
ゲート電極材としては耐熱性のWSi膜を使用し、スパ
ッタにより被着した。しかしながらゲート電極材として
は耐熱性があり、GaAsと反応しない金属であれば何でも
よく、例えばＷ、Hf、Ta、Mo等の金属あるいはそれらの
シリサイド、窒化物、炭化物等も使用可能である。ま
た、笠の材料としては、CVD−SiO2を使用したが、上記
の金属膜とエッチングに対する選択性があれば何でもよ
く、AlN、BN、Si3N4等の絶縁膜やAl、Ti、Ni/Ti等の金
属膜でもよい。
ッタにより被着した。しかしながらゲート電極材として
は耐熱性があり、GaAsと反応しない金属であれば何でも
よく、例えばＷ、Hf、Ta、Mo等の金属あるいはそれらの
シリサイド、窒化物、炭化物等も使用可能である。ま
た、笠の材料としては、CVD−SiO2を使用したが、上記
の金属膜とエッチングに対する選択性があれば何でもよ
く、AlN、BN、Si3N4等の絶縁膜やAl、Ti、Ni/Ti等の金
属膜でもよい。
上記CVD−SiO2薄膜とWSi薄膜の異方性エッチングは、
CHF3ガスを用いた反応性イオンエッチング装置を用いて
行った。ガス圧は5Paである。この場合、ホトレジスト
膜パターン19はほとんどエッチングされず、このパター
ンとほぼ同じ幅の笠10およびゲート電極３が形成され
る。次に、ホトレジスト膜19を除去した後、等方性のエ
ッチングにより、笠10をマスクとしてゲート電極をサイ
ドエッチングし、笠10よりも片側において約0.2〜0.3μ
ｍ程度狭いゲート電極３を形成する。この等方性エッチ
ングは、上記の反応性イオンエッチング装置においてガ
ス圧を30Pa程度に高めることにより可能とした。
CHF3ガスを用いた反応性イオンエッチング装置を用いて
行った。ガス圧は5Paである。この場合、ホトレジスト
膜パターン19はほとんどエッチングされず、このパター
ンとほぼ同じ幅の笠10およびゲート電極３が形成され
る。次に、ホトレジスト膜19を除去した後、等方性のエ
ッチングにより、笠10をマスクとしてゲート電極をサイ
ドエッチングし、笠10よりも片側において約0.2〜0.3μ
ｍ程度狭いゲート電極３を形成する。この等方性エッチ
ングは、上記の反応性イオンエッチング装置においてガ
ス圧を30Pa程度に高めることにより可能とした。
次に、笠10をマスクとしてn+領域４、４′形成用の不
純物イオン注入９を行う。このイオンとしてはやはりSi
+を使用し、加速エネルギーは100keV、ドーズ量は２×1
013cm-2とした。17′はFET領域以外の領域をカバーする
ためのレジスト膜からなるマスクである（第９図
（ｃ））。
純物イオン注入９を行う。このイオンとしてはやはりSi
+を使用し、加速エネルギーは100keV、ドーズ量は２×1
013cm-2とした。17′はFET領域以外の領域をカバーする
ためのレジスト膜からなるマスクである（第９図
（ｃ））。
次に、笠10を沸酸希釈液でエッチング除去した後、第
２のn+領域14、14′を形成するためにゲート電極３をマ
スクとしたイオン注入15を行う（第９図（ｄ））。イオ
ンとしてはやはりSi+を使用する。加速エネルギーは40k
eV、ドーズ量は８×1012cm-2である。17″はFET以外の
領域をマスクするためのレジスト膜である。
２のn+領域14、14′を形成するためにゲート電極３をマ
スクとしたイオン注入15を行う（第９図（ｄ））。イオ
ンとしてはやはりSi+を使用する。加速エネルギーは40k
eV、ドーズ量は８×1012cm-2である。17″はFET以外の
領域をマスクするためのレジスト膜である。
以上のイオン注入を行った後、アニールによって全注
入領域の活性化を行う。この活性化は、膜厚2000ÅのCV
D−SiO2膜（図示せず）をキャップとして被着した後、8
00℃、15分の条件で行う。なお、この代わりにフラッシ
ュランプ等を使用した短時間アニールでもよい。条件
は、950℃、６秒である。また、先のチャネル層２の活
性化アニールを省略し、今回のアニールで同時に活性化
してもよい。
入領域の活性化を行う。この活性化は、膜厚2000ÅのCV
D−SiO2膜（図示せず）をキャップとして被着した後、8
00℃、15分の条件で行う。なお、この代わりにフラッシ
ュランプ等を使用した短時間アニールでもよい。条件
は、950℃、６秒である。また、先のチャネル層２の活
性化アニールを省略し、今回のアニールで同時に活性化
してもよい。
最後に、通常のリフトオフ工程を用いて、ソース／ド
レイン電極５、６を形成する。電極材料としては通常の
Au/Ni/AuGeから成る多層膜を使用し、シフトオフ後、Ga
Asとのアロイ化熱処理（400℃）を行ってオーミック接
触を達成する（第９図（ｅ））。以上のプロセスにより
本実施例のMESFETが完成する。
レイン電極５、６を形成する。電極材料としては通常の
Au/Ni/AuGeから成る多層膜を使用し、シフトオフ後、Ga
Asとのアロイ化熱処理（400℃）を行ってオーミック接
触を達成する（第９図（ｅ））。以上のプロセスにより
本実施例のMESFETが完成する。
以上詳しく説明したように、本実施例のMESFETにおい
ては、笠10をマスクとして用いることによって高濃度で
深いn+領域４、４′とゲート電極３とは分離されている
ため、短チャネル効果は大幅に低減される。また、その
両者のすき間は、比較的浅くしかもn+領域４、４′より
もキャリア濃度の低いn+領域14、14′で満たされてお
り、この部分のシート抵抗は1kΩ／□程度のため、この
すき間によるソース抵抗の増大は無視でき、高性能のME
SFETが得られる。
ては、笠10をマスクとして用いることによって高濃度で
深いn+領域４、４′とゲート電極３とは分離されている
ため、短チャネル効果は大幅に低減される。また、その
両者のすき間は、比較的浅くしかもn+領域４、４′より
もキャリア濃度の低いn+領域14、14′で満たされてお
り、この部分のシート抵抗は1kΩ／□程度のため、この
すき間によるソース抵抗の増大は無視でき、高性能のME
SFETが得られる。
実施例２ 本発明第２図の実施例のMESFETの作製プロセスを第10
図（ａ）〜（ｅ）を用いて説明する。本実施例のプロセ
スは、第１の実施例とはn+領域４、４′とゲート電極３
とを分離する手段のみが異なり、他は全く同じであり、
完成したMESFETの断面構造も基本的には同じである。
図（ａ）〜（ｅ）を用いて説明する。本実施例のプロセ
スは、第１の実施例とはn+領域４、４′とゲート電極３
とを分離する手段のみが異なり、他は全く同じであり、
完成したMESFETの断面構造も基本的には同じである。
すなわち、基板１としては半絶縁性のGaAs基板を使用
し、第１の実施例と同様に、まず、チャネル層２を形成
する（第10図（ａ））。条件は第１の実施例と同じであ
る。
し、第１の実施例と同様に、まず、チャネル層２を形成
する（第10図（ａ））。条件は第１の実施例と同じであ
る。
次に、ゲート電極３を形成する（第10図（ｂ））。ゲ
ート電極材は第１の実施例と同様のものが使用でき、こ
こではWSiを使用した。スパッタによりWSiを全面に被着
した後、ホトレジストのゲートパターン19をマスクとし
て、反応性イオンエッチングによりWSiをエッチング
し、ゲート電極３を形成する。
ート電極材は第１の実施例と同様のものが使用でき、こ
こではWSiを使用した。スパッタによりWSiを全面に被着
した後、ホトレジストのゲートパターン19をマスクとし
て、反応性イオンエッチングによりWSiをエッチング
し、ゲート電極３を形成する。
次に、この段階で第１の実施例と同様に（第９図
（ｄ））、ゲート電極３をマスクとして第２のn+領域1
4、14′用のイオン注入15を行う（第10図（ｃ））。条
件は第１の実施例と同様である。
（ｄ））、ゲート電極３をマスクとして第２のn+領域1
4、14′用のイオン注入15を行う（第10図（ｃ））。条
件は第１の実施例と同様である。
次に、絶縁膜20を全面に厚さ約2000Å被着し、その膜
を通してn+領域４、４′用のイオン注入９を行う（第10
図（ｄ））。絶縁膜としてはCVD−SiO2を使用したが、W
Siとエッチング選択性のあるものであれば、AlN、BN、S
i3N4等何でもよい。あるいはホトレジスト膜などでもよ
い。イオンとしてはやはりSi+を使用し、加速エネルギ
ーは250keV、ドーズ量は２×1013cm-2とした。
を通してn+領域４、４′用のイオン注入９を行う（第10
図（ｄ））。絶縁膜としてはCVD−SiO2を使用したが、W
Siとエッチング選択性のあるものであれば、AlN、BN、S
i3N4等何でもよい。あるいはホトレジスト膜などでもよ
い。イオンとしてはやはりSi+を使用し、加速エネルギ
ーは250keV、ドーズ量は２×1013cm-2とした。
このイオン注入後、800℃、15分の条件で注入層の活
性化アニールを行う。これはやはり第１の実施例と同様
にフラッシュアニールでもよい。また、上記の絶縁膜20
を除去した後、新たにアニール用キャップ膜を被着して
もよい。
性化アニールを行う。これはやはり第１の実施例と同様
にフラッシュアニールでもよい。また、上記の絶縁膜20
を除去した後、新たにアニール用キャップ膜を被着して
もよい。
最後に、第１の実施例と同様にしてソース／ドレイン
電極５、６を形成してMESFETを完成する（第10図
（ｅ））。
電極５、６を形成してMESFETを完成する（第10図
（ｅ））。
以上、本実施例のプロセスで作製したMESFETにおいて
も第１の実施例と同様に、短チャネル効果が小さく、高
性能のMESFETが得られる。
も第１の実施例と同様に、短チャネル効果が小さく、高
性能のMESFETが得られる。
実施例３ 本発明の第３の実施例のMESFETの作製プロセスを第11
図（ａ）、（ｂ）により詳しく説明する。本実施例のプ
ロセスは、第２の実施例と基本的には同じであり、n+領
域４、４′を形成工程のみが異なるので、その工程のみ
を説明する。
図（ａ）、（ｂ）により詳しく説明する。本実施例のプ
ロセスは、第２の実施例と基本的には同じであり、n+領
域４、４′を形成工程のみが異なるので、その工程のみ
を説明する。
すなわち、第２の実施例と同様にして、絶縁膜20を形
成した後（第11図（ａ））、この絶縁膜20を異方性エッ
チングすることにより、ゲート電極３側面部のみ絶縁膜
を残し、絶縁膜からなる側壁21を形成する（第11図
（ｂ））。異方性エッチングは、CHF3ガスを用いた反応
性イオンエッチンドで行う。
成した後（第11図（ａ））、この絶縁膜20を異方性エッ
チングすることにより、ゲート電極３側面部のみ絶縁膜
を残し、絶縁膜からなる側壁21を形成する（第11図
（ｂ））。異方性エッチングは、CHF3ガスを用いた反応
性イオンエッチンドで行う。
このようにして側壁21を形成し、ソース／ドレイン領
域のGaAs表面22、22′を露出させた後、n+領域４、４′
用のイオン注入９を行う。イオンにはSi+を使用する。
本実施例では、GaAs表面が露出しているため加速エネル
ギーは低くてよく、100keVとし、ドース量は２×1013cm
-2とした。n+層のシート抵抗は130Ω／□であった。
域のGaAs表面22、22′を露出させた後、n+領域４、４′
用のイオン注入９を行う。イオンにはSi+を使用する。
本実施例では、GaAs表面が露出しているため加速エネル
ギーは低くてよく、100keVとし、ドース量は２×1013cm
-2とした。n+層のシート抵抗は130Ω／□であった。
次に、GaAs基板１の表面を膜厚2000ÅのSiO2膜（図示
せず）でキャップした後、アニールおよびソース／ドレ
イン電極の形成を第１の実施例と同様にして行い、MESF
ETを完成する。
せず）でキャップした後、アニールおよびソース／ドレ
イン電極の形成を第１の実施例と同様にして行い、MESF
ETを完成する。
以上のようにして作製したMESFETは第１、第２の実施
例と同様の特長を有するとともに、側壁21によってn+ソ
ース／ドレイン領域４、４′とゲート電極３とが分離さ
れているため、両者の間隔が安定して形成され、再現性
のよいMESFET作製が可能となる。
例と同様の特長を有するとともに、側壁21によってn+ソ
ース／ドレイン領域４、４′とゲート電極３とが分離さ
れているため、両者の間隔が安定して形成され、再現性
のよいMESFET作製が可能となる。
実施例４ 本発明の第４の実施例のMESFETの作製プロセスを第12
図（ａ）〜（ｅ）により説明する。本実施例は第１の実
施例と第２の実施例との折衷であり、n+領域を形成する
のに笠10と絶縁膜20とを使用する点が特徴であり、他は
第１の実施例と同様である。
図（ａ）〜（ｅ）により説明する。本実施例は第１の実
施例と第２の実施例との折衷であり、n+領域を形成する
のに笠10と絶縁膜20とを使用する点が特徴であり、他は
第１の実施例と同様である。
すなわち、、チャネル層２を形成した後（第12図
（ａ））、第１の実施例（第９（ｂ））と同様にして、
ゲート電極３と笠10とを形成する（第12図（ｂ））。こ
の際、ゲート電極のサイドエッチングは0.1μｍ前後と
する。
（ａ））、第１の実施例（第９（ｂ））と同様にして、
ゲート電極３と笠10とを形成する（第12図（ｂ））。こ
の際、ゲート電極のサイドエッチングは0.1μｍ前後と
する。
本実施例では、この笠10をマスクとして第２のn+領域
14、14′形成用のイオン注入15を行う（第12図
（ｃ））。注入条件は第１の実施例と同様であるが、こ
の笠10を用いることによって、注入時にn+領域14、14′
とゲート電極３とは0.1μｍ程度分離されるが、活性化
アニール時の拡散によりほぼ接触する。
14、14′形成用のイオン注入15を行う（第12図
（ｃ））。注入条件は第１の実施例と同様であるが、こ
の笠10を用いることによって、注入時にn+領域14、14′
とゲート電極３とは0.1μｍ程度分離されるが、活性化
アニール時の拡散によりほぼ接触する。
次に、第２の実施例と同様にして、GaAs基板１の全表
面に絶縁膜20を形成する。絶縁膜の厚さは1000Åとする
（第12図（ｄ））。次に、この絶縁膜20を通してn+領域
４、４′形成用のイオン注入９を行う。イオンとしては
Si+を使用する。絶縁膜20の厚さが1000Åと第２の実施
例に比べて薄いため、加速エネルギーも低くてよく175k
eVとし、ドーズ量は２×1013cm-2とした。
面に絶縁膜20を形成する。絶縁膜の厚さは1000Åとする
（第12図（ｄ））。次に、この絶縁膜20を通してn+領域
４、４′形成用のイオン注入９を行う。イオンとしては
Si+を使用する。絶縁膜20の厚さが1000Åと第２の実施
例に比べて薄いため、加速エネルギーも低くてよく175k
eVとし、ドーズ量は２×1013cm-2とした。
このn+領域を形成した後は、第１の実施例と同様にし
て、活性化アニール、ソース／ドレイン電極５、６の形
成を行ってMESFETを完成する（第12図（ｅ））。
て、活性化アニール、ソース／ドレイン電極５、６の形
成を行ってMESFETを完成する（第12図（ｅ））。
以上、本実施例のMESFETは、第１の実施例のMESFETと
同様の特長を有するとともに、笠10を用いているため、
絶縁膜20の厚膜を薄くしても、ゲート電極３とn+領域
４、４′とを0.2μｍ分離でき、またゲート電極３のサ
イドエッチングも0.1μｍと小さいため、再現性のよいM
ESFET作製が可能となる。
同様の特長を有するとともに、笠10を用いているため、
絶縁膜20の厚膜を薄くしても、ゲート電極３とn+領域
４、４′とを0.2μｍ分離でき、またゲート電極３のサ
イドエッチングも0.1μｍと小さいため、再現性のよいM
ESFET作製が可能となる。
実施例５ 本発明の第５の実施例のMESFETの作製プロセスを第13
図（ａ）〜（ｅ）により説明する。本実施例は第３の実
施例の変形であり、２種類のn+領域形成用のイオン注入
の際にGaAs表面保護用の薄い絶縁膜を通して行うことが
特徴である。
図（ａ）〜（ｅ）により説明する。本実施例は第３の実
施例の変形であり、２種類のn+領域形成用のイオン注入
の際にGaAs表面保護用の薄い絶縁膜を通して行うことが
特徴である。
すなわち、チャネル層２を形成し（第13図（ａ））、
ゲート電極３を形成した後（同図（ｂ））、GaAs基板表
面に保護膜23を形成する（同図（ｃ））。保護膜として
は、AlNを使用した。膜厚は500Åである。保護膜として
は、この他にBN、Si3N4なども使用可能である。
ゲート電極３を形成した後（同図（ｂ））、GaAs基板表
面に保護膜23を形成する（同図（ｃ））。保護膜として
は、AlNを使用した。膜厚は500Åである。保護膜として
は、この他にBN、Si3N4なども使用可能である。
次に、この保護膜を通して第２のn+領域14、14′形成
用のイオン注入15を行う。イオンとしてはSi+を使用
し、加速エネルギー70keV、ドーズ量８×1012cm-2の条
件で注入する。
用のイオン注入15を行う。イオンとしてはSi+を使用
し、加速エネルギー70keV、ドーズ量８×1012cm-2の条
件で注入する。
次に、第３の実施例と同様のプロセスを用いて、ゲー
ト部に絶縁膜側壁21を形成する（第13図（ｄ））。絶縁
膜としてはCVD−SiO2膜を使用した。AlNはCHF4ガスでは
ほとんどエッチングされないので、この側壁形成の際に
もGaAs基板１の表面は保護される。また、熱リン酸ある
いはCClF2ガスを用いたドライエッチングによりAlNは除
去できるが、このことは本実施例においては本質ではな
い。
ト部に絶縁膜側壁21を形成する（第13図（ｄ））。絶縁
膜としてはCVD−SiO2膜を使用した。AlNはCHF4ガスでは
ほとんどエッチングされないので、この側壁形成の際に
もGaAs基板１の表面は保護される。また、熱リン酸ある
いはCClF2ガスを用いたドライエッチングによりAlNは除
去できるが、このことは本実施例においては本質ではな
い。
次に、上記保護膜23を通してn+領域４、４′形成用の
イオン注入９を行う。イオンはSi+を使用し、注入条件
は100keV、２×1013cm-2である。
イオン注入９を行う。イオンはSi+を使用し、注入条件
は100keV、２×1013cm-2である。
最後に、注入層の活性化アニールを行い、ソース／ド
レイン電極５、６の形成を第１の実施例と同様に行って
MESFETを完成する（第13図（ｅ））。
レイン電極５、６の形成を第１の実施例と同様に行って
MESFETを完成する（第13図（ｅ））。
以上、本実施例によれば、第１の実施例のMESFETと同
様の特徴を有するとともに、イオン注入時にGaAs基板１
の表面が保護されているため、基板の汚染がなく安定し
たMESFET作製が可能となる。
様の特徴を有するとともに、イオン注入時にGaAs基板１
の表面が保護されているため、基板の汚染がなく安定し
たMESFET作製が可能となる。
実施例６ 本発明の第６の実施例のMESFETの作製プロセスを第14
図（ａ）〜（ｃ）により説明する。本実施例は、第５の
実施例の保護膜23（第13図（ｃ））を用いて、２種類の
n+領域４、４′および14、14′を同時に形成するところ
にあり、他は第５の実施例と全く同様である。
図（ａ）〜（ｃ）により説明する。本実施例は、第５の
実施例の保護膜23（第13図（ｃ））を用いて、２種類の
n+領域４、４′および14、14′を同時に形成するところ
にあり、他は第５の実施例と全く同様である。
すなわち、チャネル層２およびゲート電極３を形成し
た後、第５の実施例と同様の条件で、保護膜23と側壁21
を形成する（第14図（ａ））。
た後、第５の実施例と同様の条件で、保護膜23と側壁21
を形成する（第14図（ａ））。
次に、側壁21をマスクとして保護膜23をエッチング
し、ソース／ドレイン領域を形成するGaAs基板１を露出
する。本実施例では、保護膜23としてAlNを使用してお
り、エッチングは熱リン酸で行う（第14図（ｂ））。1
7″はFET以外の領域をマスクするためのレジスト膜であ
る。
し、ソース／ドレイン領域を形成するGaAs基板１を露出
する。本実施例では、保護膜23としてAlNを使用してお
り、エッチングは熱リン酸で行う（第14図（ｂ））。1
7″はFET以外の領域をマスクするためのレジスト膜であ
る。
次に、側壁21をエッチングにより除去する（第14図
（ｃ））。本実施例では、側壁21の材料としてCVD−SiO
2を使用しており、沸酸希釈液でエッチングした。この
際、AlNからなる保護膜23はエッチングされず、ゲート
電極周辺部はこの保護膜によって保護される。
（ｃ））。本実施例では、側壁21の材料としてCVD−SiO
2を使用しており、沸酸希釈液でエッチングした。この
際、AlNからなる保護膜23はエッチングされず、ゲート
電極周辺部はこの保護膜によって保護される。
次に、この保護膜23をマスクとしてn+領域４、４′お
よび14、14′を同時形成用のSi+イオン注入９′を行
う。保護膜23の厚さは500Åであり、イオン注入条件は6
0keV、２×1013cm-2とする。この条件ではSi+イオンは
保護膜23によって約半分阻止され、n+領域４、４′およ
び14、14′が同時に形成され、n+領域14、14′のシート
抵抗は1kΩ／□弱となる。
よび14、14′を同時形成用のSi+イオン注入９′を行
う。保護膜23の厚さは500Åであり、イオン注入条件は6
0keV、２×1013cm-2とする。この条件ではSi+イオンは
保護膜23によって約半分阻止され、n+領域４、４′およ
び14、14′が同時に形成され、n+領域14、14′のシート
抵抗は1kΩ／□弱となる。
最後に、第５の実施例と同様にして、注入層の活性化
アニールおよびソース／ドレイン電極形成を行ってMESF
ETを完成する。
アニールおよびソース／ドレイン電極形成を行ってMESF
ETを完成する。
以上、本実施例によれば第１の実施例と同様の特長が
得られるともに、１回のイオン注入で２種類の、ゲート
電極にセルフアラインされたn+領域の形成が可能とな
る。
得られるともに、１回のイオン注入で２種類の、ゲート
電極にセルフアラインされたn+領域の形成が可能とな
る。
実施例７ 次に、本発明の第７の実施例について述べる。まず、
本実施例の構成について第15図（ａ）、（ｂ）を用いて
説明する。本実施例においては、同図に示すように、キ
ャリア濃度の異なる２種のn+型ソース／ドレイン領域
４、４′および14、14′をゲート電極３にセルフアライ
ンさせて形成し、よりゲート電極３側のn+領域14、14′
は比較的低キャリア濃度で浅く、ゲート電極３から離れ
る程、キャリア濃度が高く、かつ深くなって外側の高キ
ャリア濃度のn+領域４、４′と一体となるようにしたこ
とにより、短チャネル効果が小さく、かつ、ソース抵抗
の低い、従って高性能のMESFETを達成したものである。
本実施例の構成について第15図（ａ）、（ｂ）を用いて
説明する。本実施例においては、同図に示すように、キ
ャリア濃度の異なる２種のn+型ソース／ドレイン領域
４、４′および14、14′をゲート電極３にセルフアライ
ンさせて形成し、よりゲート電極３側のn+領域14、14′
は比較的低キャリア濃度で浅く、ゲート電極３から離れ
る程、キャリア濃度が高く、かつ深くなって外側の高キ
ャリア濃度のn+領域４、４′と一体となるようにしたこ
とにより、短チャネル効果が小さく、かつ、ソース抵抗
の低い、従って高性能のMESFETを達成したものである。
比較的低キャリア濃度の領域14、14′はテーパを持つ
ように加工したゲート金属３を通して、イオン注入９を
行って形成する。第15図（ａ）の段階では、ゲート金属
３のテーパ部分の端部が高キャリア濃度の部分に接する
ので、異方性の強いエッチング条件でゲート金属のテー
パ部分を除去して第15図（ｂ）のように仕上げる。
ように加工したゲート金属３を通して、イオン注入９を
行って形成する。第15図（ａ）の段階では、ゲート金属
３のテーパ部分の端部が高キャリア濃度の部分に接する
ので、異方性の強いエッチング条件でゲート金属のテー
パ部分を除去して第15図（ｂ）のように仕上げる。
次に、第16図（ａ）〜（ｅ）に本発明の第７の実施例
のMESFET作製工程を示す。
のMESFET作製工程を示す。
まず、第16図（ａ）に示すように、第１の実施例と同
様にして、GaAs基板１にチャネル層２を形成する。
様にして、GaAs基板１にチャネル層２を形成する。
次に、該基板１の表面に、ゲート電極形成用金属薄膜
３を被着し、さらにその上に化学気相成長法によってSi
O2薄膜10を形成する。膜厚はいずれも約300nmである。
次に、通常のホトリソグラフィ工程によって、ホトレジ
スト膜によるゲート電極パターン19を形成し、このパタ
ーンをマスクとして、等方性の高い反応性イオンエッチ
ングによってゲート電極を図示のごとく加工した（第16
図（ｂ））。
３を被着し、さらにその上に化学気相成長法によってSi
O2薄膜10を形成する。膜厚はいずれも約300nmである。
次に、通常のホトリソグラフィ工程によって、ホトレジ
スト膜によるゲート電極パターン19を形成し、このパタ
ーンをマスクとして、等方性の高い反応性イオンエッチ
ングによってゲート電極を図示のごとく加工した（第16
図（ｂ））。
ゲート電極３の材料としては、第１の実施例と同様の
ものを用いる。上記ゲート電極のエッチングは、NF3ガ
スを用いた反応性イオンエッチングで、RFパワー0.15W/
cm2、反応ガス圧力5Paで行った。その結果、ゲート金属
３は第15図（ｂ）に示すようなテーパを持つ。
ものを用いる。上記ゲート電極のエッチングは、NF3ガ
スを用いた反応性イオンエッチングで、RFパワー0.15W/
cm2、反応ガス圧力5Paで行った。その結果、ゲート金属
３は第15図（ｂ）に示すようなテーパを持つ。
次に、ホトレジスト膜19を除去した後、再び、FETを
形成する領域以外をレジスト膜17′で覆い、ゲート金属
３とSiO2膜10をマスクとしてn+領域４、４′を形成する
不純物注入９を行う。このイオンとしてはSi+を使用
し、加速エネルギーは100keV、ドーズ量は２×1013cm-2
とした（第16図（ｃ））。
形成する領域以外をレジスト膜17′で覆い、ゲート金属
３とSiO2膜10をマスクとしてn+領域４、４′を形成する
不純物注入９を行う。このイオンとしてはSi+を使用
し、加速エネルギーは100keV、ドーズ量は２×1013cm-2
とした（第16図（ｃ））。
第16図（ｂ）の段階で、ゲート金属３上のSiO2膜10は
通常、ゲート金属３より0.2μｍ程度はみ出している
が、上記注入イオン９はこのSiO2膜10を十分通過するの
で、はみ出し部分をそのまま残しておいてもよい。ま
た、ホトレジスト膜19をSiO2膜10上に載せたまた、沸酸
希釈液などを用いた湿式エッチングあるいはドライエッ
チングによりSiO2膜10のはみ出し部分を除去してもよ
い。本実施例では、流量比5:3:1の割合のCHF3、C2F6、O
2ガスを用いたドライエッチングを用いて、反応ガス圧
力85Paでゲート金属３上のSiO2膜10のはみ出しを、第16
図（ｃ）のごとく後退させた。以上で分かるように、ゲ
ート金属３のテーパ部分で注入イオンの一部を阻止し
て、比較的キャリア濃度の低い領域14、14′を作るのが
本実施例の特徴である。通常形成されるゲート金属３の
テーパ部分は0.2μｍ程度であり、短ゲート効果を防止
し、しかも抵抗が増大して素子性能を落とさないのに適
当な大きさである。次に、高キャリア濃度の領域４、
４′上にゲート金属３のテーパ部分の端がないようにす
るために、異方性の高いエッチング条件でテーパ部分を
除去する（第16図（ｄ））。このエッチングは前にゲー
ト金属３を加工したのと同じ装置を用い、RFパワーを0.
25W/cm2として行った。ゲート金属３上のSiO2膜10を除
去した後、アニールによって全注入領域の活性化を行
う。この活性化は、膜厚2000ÅのCVD−SiO2膜（図示せ
ず）をキャップとして被着した後800℃、15分の条件で
行う。この代わりにフラッシュランプ等を使用した短時
間アニールでもよい。条件は、950℃、６秒である。ま
た、先のチャネル層２の活性化アニールを省略し、今回
のアニールで同時に活性化してもよい。
通常、ゲート金属３より0.2μｍ程度はみ出している
が、上記注入イオン９はこのSiO2膜10を十分通過するの
で、はみ出し部分をそのまま残しておいてもよい。ま
た、ホトレジスト膜19をSiO2膜10上に載せたまた、沸酸
希釈液などを用いた湿式エッチングあるいはドライエッ
チングによりSiO2膜10のはみ出し部分を除去してもよ
い。本実施例では、流量比5:3:1の割合のCHF3、C2F6、O
2ガスを用いたドライエッチングを用いて、反応ガス圧
力85Paでゲート金属３上のSiO2膜10のはみ出しを、第16
図（ｃ）のごとく後退させた。以上で分かるように、ゲ
ート金属３のテーパ部分で注入イオンの一部を阻止し
て、比較的キャリア濃度の低い領域14、14′を作るのが
本実施例の特徴である。通常形成されるゲート金属３の
テーパ部分は0.2μｍ程度であり、短ゲート効果を防止
し、しかも抵抗が増大して素子性能を落とさないのに適
当な大きさである。次に、高キャリア濃度の領域４、
４′上にゲート金属３のテーパ部分の端がないようにす
るために、異方性の高いエッチング条件でテーパ部分を
除去する（第16図（ｄ））。このエッチングは前にゲー
ト金属３を加工したのと同じ装置を用い、RFパワーを0.
25W/cm2として行った。ゲート金属３上のSiO2膜10を除
去した後、アニールによって全注入領域の活性化を行
う。この活性化は、膜厚2000ÅのCVD−SiO2膜（図示せ
ず）をキャップとして被着した後800℃、15分の条件で
行う。この代わりにフラッシュランプ等を使用した短時
間アニールでもよい。条件は、950℃、６秒である。ま
た、先のチャネル層２の活性化アニールを省略し、今回
のアニールで同時に活性化してもよい。
最後に、通常のリフトオフ工程を用いてソース／ドレ
イン電極５、６を形成してMESFETを完成する（第16図
（ｅ））。
イン電極５、６を形成してMESFETを完成する（第16図
（ｅ））。
なお、上記第１〜第７の実施例においては、半導体基
板として半絶縁性のGaAs基板を使用したが、これに限ら
ず半導体基板であれば何でもよく、Si、Ge、GaAlAs、In
GaAs、InGaAsP等も使用可能である。
板として半絶縁性のGaAs基板を使用したが、これに限ら
ず半導体基板であれば何でもよく、Si、Ge、GaAlAs、In
GaAs、InGaAsP等も使用可能である。
また、上記実施例の導電型をそれぞれ入れ替えた構造
でも、本発明が有効であることはいうまでもない。さら
に、上記実施例では、イオン注入法によって不純物を導
入したが、他の方法を用いてもよいことはいうまでもな
い。
でも、本発明が有効であることはいうまでもない。さら
に、上記実施例では、イオン注入法によって不純物を導
入したが、他の方法を用いてもよいことはいうまでもな
い。
以上説明したように、本発明によれば、キャリア濃度
の異なる２種類のn+領域をそれぞれゲート電極もしく
は、該電極の上部または側面に形成した薄膜に対してセ
ルフアラインさせて形成し、かつ、高濃度のn+領域はゲ
ート電極から所定の間隔（例えば２μｍ程度）を置いて
形成できるため、ソース抵抗は従来のセルフアライン型
MESFETとほぼ同程度に下げられるとともに、ドレイン耐
圧の劣化及び短チャネル効果を防止することができ、高
性能のMESFETを提供することができる効果がある。特
に、ゲート長がサブミクロンの場合、その効果は顕著で
ある。
の異なる２種類のn+領域をそれぞれゲート電極もしく
は、該電極の上部または側面に形成した薄膜に対してセ
ルフアラインさせて形成し、かつ、高濃度のn+領域はゲ
ート電極から所定の間隔（例えば２μｍ程度）を置いて
形成できるため、ソース抵抗は従来のセルフアライン型
MESFETとほぼ同程度に下げられるとともに、ドレイン耐
圧の劣化及び短チャネル効果を防止することができ、高
性能のMESFETを提供することができる効果がある。特
に、ゲート長がサブミクロンの場合、その効果は顕著で
ある。
第１図（ａ）、（ｂ）は本発明のMESFETの構造の一例を
示す断面図、第２図は従来のセルフアライン型MESFETの
断面図、第３図は短チャネル効果を説明するための図、
第４図、第５図はそれぞれ従来の短チャネル効果低減型
のMESFETの断面図、第６図はMESFETの性能指数Ｋ値のソ
ース抵抗依存性を示す図、第７図は本発明のMESFETのＫ
値のゲート長依存性を示す図、第８図はLDD構造のMOSFE
Tの断面図、第９図〜第16図はそれぞれ本発明の実施例
の説明図である。 １……半導体基板 ２……チャネル層 ３……ゲート電極 ４、４′……第１のn+ソース／ドレイン領域 14、14′……第２のn+ソース／ドレイン領域 ５……ソース電極 ６……ゲート電極 ９……第１のn+ソース／ドレイン領域形成用注入イオン 10……ゲート電極上の笠 15……第２のn+ソース／ドレイン領域形成用注入イオン 17、17′、17″、19……ホトレジスト膜 21……SiO2膜の側壁
示す断面図、第２図は従来のセルフアライン型MESFETの
断面図、第３図は短チャネル効果を説明するための図、
第４図、第５図はそれぞれ従来の短チャネル効果低減型
のMESFETの断面図、第６図はMESFETの性能指数Ｋ値のソ
ース抵抗依存性を示す図、第７図は本発明のMESFETのＫ
値のゲート長依存性を示す図、第８図はLDD構造のMOSFE
Tの断面図、第９図〜第16図はそれぞれ本発明の実施例
の説明図である。 １……半導体基板 ２……チャネル層 ３……ゲート電極 ４、４′……第１のn+ソース／ドレイン領域 14、14′……第２のn+ソース／ドレイン領域 ５……ソース電極 ６……ゲート電極 ９……第１のn+ソース／ドレイン領域形成用注入イオン 10……ゲート電極上の笠 15……第２のn+ソース／ドレイン領域形成用注入イオン 17、17′、17″、19……ホトレジスト膜 21……SiO2膜の側壁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正義 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 香山 聡 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (72)発明者 小寺 信夫 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 重田 淳二 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 柳沢 寛 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 哲一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 舛木 順二 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (72)発明者 磯部 良彦 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭59−46084（ＪＰ，Ａ) 特開 昭60−59777（ＪＰ，Ａ) 特開 昭60−100472（ＪＰ，Ａ) 特開 昭60−164365（ＪＰ，Ａ) 特開 昭59−181066（ＪＰ，Ａ) 特開 昭60−780（ＪＰ，Ａ) 特開 昭60−57676（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半絶縁性半導体基板上に、ショットキーゲ
ート電界効果トンラジスタのチャネルに近い側の第２の
ソース／ドレイン領域と、上記第２のソース／ドレイン
領域より抵抗値が小さく、上記チャネルから遠い側の第
１のソース／ドレイン領域を、チョットキーゲート電極
を基本構成としたマスクを用いて自己整合的に形成する
工程を有するショットキーゲート電界効果トランジスタ
の製造方法において、上記工程は、ゲート長0.5μｍ以
下の上記ショットキーゲート電極の上面および側面、お
よび上記第１および第２のソース／ドレイン領域形成部
上に絶縁膜を形成し、上記ショットキーゲート電極、お
よび上記ショットキーゲート電極の上面および側面の上
記絶縁膜をマスクとし、かつ上記第１および第２のソー
ス／ドレイン領域形成部上に形成された上記絶縁膜を通
して上記第１および第２のソース／ドレイン領域形成部
に不純物原子を導入する工程と、上記ショットキーゲー
ト電極の側面部に上記絶縁膜を介して絶縁膜からなる側
壁を形成し、該絶縁膜側壁、上記ショットキーゲート電
極、および上記ショットキーゲート電極の側面の上記絶
縁膜をマスクとし、かつ上記第１のソース／ドレイン領
域形成部上に形成された上記絶縁膜を通して上記第１の
ソース／ドレイン領域形成部にさらに不純物原子を導入
する工程を有することを特徴とするショットキーゲート
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193841A JPH0815158B2 (ja) | 1985-09-04 | 1985-09-04 | ショットキーゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193841A JPH0815158B2 (ja) | 1985-09-04 | 1985-09-04 | ショットキーゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254966A JPS6254966A (ja) | 1987-03-10 |
| JPH0815158B2 true JPH0815158B2 (ja) | 1996-02-14 |
Family
ID=16314626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193841A Expired - Lifetime JPH0815158B2 (ja) | 1985-09-04 | 1985-09-04 | ショットキーゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815158B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847212A (en) * | 1987-01-12 | 1989-07-11 | Itt Gallium Arsenide Technology Center | Self-aligned gate FET process using undercut etch mask |
| JP2594942B2 (ja) * | 1987-05-13 | 1997-03-26 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH077774B2 (ja) * | 1988-01-22 | 1995-01-30 | 工業技術院長 | 化合物半導体装置の製造方法 |
| JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| JPH02271537A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946084A (ja) * | 1982-09-09 | 1984-03-15 | Mitsubishi Electric Corp | 電界効果型トランジスタおよびその製造方法 |
| JPS59181066A (ja) * | 1983-03-31 | 1984-10-15 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS60780A (ja) * | 1983-06-17 | 1985-01-05 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6057676A (ja) * | 1983-09-08 | 1985-04-03 | Sony Corp | シヨツトキ障壁形電界効果トランジスタの製法 |
| JPS6059777A (ja) * | 1983-09-13 | 1985-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS60100472A (ja) * | 1983-11-05 | 1985-06-04 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS60164365A (ja) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS6195570A (ja) * | 1984-10-16 | 1986-05-14 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
| JPS61229369A (ja) * | 1985-04-04 | 1986-10-13 | Nec Corp | 半導体装置の製造方法 |
| JPS629675A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1985
- 1985-09-04 JP JP60193841A patent/JPH0815158B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254966A (ja) | 1987-03-10 |
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