KR950008337Y1 - 모스(mos)형 전계효과 트랜지스터 - Google Patents

Abstract

내용 없음.

Description

모스(MOS)형 전계효과 트랜지스터

제1도는 종래의 LDD트랜지스터의 소자구조를 나타낸 단면도.

제2도는 본 고안의 1실시예에 따른 LDD트랜지스터 소자구조를 나타낸 단면도.

제3도는 및 제4도는 각각 상기 실시예의 LDD트랜지스터를 설명하기 위한 특성도.

제5a도~제5f도는 상기 실시예의 LDD트랜지스터를 제조할 때의 제조공정을 순차적으로 나타낸 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 12,14 : 실리콘 산화막

13 : 게이트 전극 15 : 절연막

16,18 : N^-영역 17,19 : N⁺영역

[산업상의 이용분야]

본 고안은 MOS형 전계효과 트랜지스터에 관한 것으로, 특히 LDD구조의 MOS형 전계효과 트랜지스터에 관한 것이다.

[종래의 기술 및 그 문제점]

미세화에 적합한 MOS형 전계효과 트랜지스터로서, Lightly Doped Drain 구조의 트랜지스터(이하, LDD트랜지스터라고 칭함)가 잘 알려져 있다. 제1도는 종래의 LDD트랜지스터의 소자구조를 나타낸 단면도로서, P형 실리콘 반도체기판(31)상에는 예컨대 150Å인 막두께의 실리콘 산화막(32)을 사이에 두고서 게이트전극(33)이 설치되어 있다. 또, 기판(31)내에는 상기 게이트전극(33)을 마스크로 N형 불순물을 이온 주입하여 형성된 비교적 저불순물 농도의 N^-영역(34,35)과 상기 게이트전극(33)의 측벽상에 형성된 CVD산화막(36)을 마스크로 N^-형 불순물을 이온주입하여 형성된 비교적 고불순물 농도의 N⁺영역(37,38)이 형성되어 있다. 그리고, 각 한쪽의 N^-영역(35)과 N^-영역(38)에 소오스영역이 구성되어 있다.

상기와 같이 구성된 LDD트랜지스터에서는 높은 전압을 드레인영역에 인가해도 저농도의 N^-영역(34)의 존재에 의해 드레인 전계가 완화된다. 이 때문에, 소오스·드레인 영역간에 전류를 흘릴 때에 드레인 근방에서의 임팩트·이온화가 억제된다. 이 결과, 핫(hot)·캐리어의 발생이 감소하여 고신뢰성이 달성된다.

그러나, 상기 구조의 LDD트랜지스터에서는 소오스·드레인 영역간에 저불순물 농도의 N^-영역(34)이 존재하고 있다. 이 때문에 상기 N^-영역(34)중에는 항사 공핍층이 발생한다. 따라서, LDD구조가 아닌 통상의 구조인 MOS트랜지스터에 비해서 전류 구동능력이 열화되어 드레인전류가 커지지 않는다고 하는 문제가 있다.

따라서, 종래에서는 전류 구동능력의 향상을 도모할 목적으로 역T자 형태의 게이크전극 형상을 갖춘, 소위인버스 T형의 LDD트랜지스터가 개발되고 있다. 그러나, 이러한 구조의 트랜지스터는 게이트전극의 형상을 형으로 가공할 필요가 있어 제조 공정이 복잡하게 된다는 문제가 있다.

[고안의 목적]

본 고안은 상기한 점을 감안하여 안출된 것으로, 종래와 동일한 정도로 소자의 미세화를 도모할 수 있고, 또 전류 구동능력이 높으면서 제조공정도 간단한 MOS형 전계효과 트랜지스터를 제공함에 그 목적이 있다.

[고안의 구성]

상기 목적을 달성하기 위한 본 고안은, 제1도전형의 반도체기판과, 이 기판내에 소정의 거리를 두고서 설치된 제2도전형의 소오스영역 및 드레인영역,이 소오스영역과 드레인영역간의 상기 기판상에 설치된 제1절연층, 이 제1절연층상에 설치된 게이트전극 도체층, 이 게이트전극 도체층의 대향하는 한상의 각 측벽상에 각각 설치되고, 질화실리콘의 유전률 보다도 큰 유전률을 갖춘 제2절연층 및, 상기 한쌍의 각 제2절연층과 상기 소오스영역및 드레인영역 각각의 사이에 설치되고, 상기 드레인영역 근방에서 발생하는 핫·캐리어의 평균자유행정인 20Å의 4.5배인 90Å까지의 두께로 된 제3절연층을 구비하여 이루어진 것을 특징으로 한다.

[실시예]

이하, 예시되면을 참조하여 본 고안에 따른 실시예를 상세히 설명한다.

제2도는 본 고안의 1실시예에 따른 LDD트랜지스터의 소자구조를 나타낸것으로, 도면에 있어서, P형의 실리콘 반도체기판(11)의 일부 표면상에는 예컨대 60Å인 막두께의 실리콘 산화막(12)이 형성되어 있다. 더욱이, 상기 실리콘 산화막(12)상에는 도체, 예컨대 불순물이 도입되어 저저항화 된 폴리실리콘으로 이루어진 게이트전극 (13)이 형성되어 잇다. 또, 상기 기판의 표면상 및 상기 게이트전극(13)의 표면상에는 예컨대 90Å인 막두께의 실리콘 산화막(14)이 형성되어 있다. 상기 게이트전극(13)의 대향하는 한쌍의 측벽상에는 적어도 산화실리콘보다도 유전률이 높은 재료, 예컨대 탄탈·옥사이드로 이루어진 절연막(15)이 상기 실리콘 산화막(14)을 매개로 형성되어 있다. 일반적으로, 절연막은 유전율이 높은만큼 그 밴드갭 에너지가 작아지기 때문에 실리콘 산화막(14)에 비해 탄탈ㆍ옥사이드로 이루어진 절연막(15)의 밴드갭 에너지는 작다. 이와 관련하여 실리콘산화막(14)의 밴드갭 에너지는 예컨대 9EeV정도이다.

상기 기판(11)의 표면 영역에는 n형 불순물인 인(P)인 비교적 저농도로 도입된 N^-영역(16) 및 이 N^-영역(17)과 인접하여 설치되어 N형 불순물인 비소(As)가 비교적 고농도로 도입된 N⁺영역(17)으로 이루어진 드레인영역(D)과, 인(P)이 비교적 저농도로 도입된 N^-영역(18) 및 이 N⁺영역(18)과 인접하여 설치되어 비소(As)가 비교적 고농도로 도입된 N⁺영역(19)으로 이루어진 소오스영역(S)이 설치되어 있다.

더욱이, 도시한 바와 같이 소오스 드레인영역(S,D)을 구성하는 고농도의 N⁺영역(17,19)은 각각 상기 게이트 전극(13)의 단부보다도 외측에 위치하도록 형성되어 있다.

상기와 같이 구성된 LDD트랜지스터에서는 게이트전극(13)의 측벽상에 유전률이 높은 재료로 이루어진 절연막(15)이 존재하고 있다. 이 때문에 게이트전극(13)에 플러스 극성인 소정의 전압을 인가할 때에 게이트전극 측면으로부터 기판을 향하여 전계강도가 매우 강하게 된다.

제3도는 상기 제2도 구조의 LDD트랜지스터에 있어서, 게이트전극(13)과 드레인영역(D)의 경계를 원점으로 하고, 원점으로부터 거리 X(㎛)만큼 수평방향으로 떨어진 점에서의 전계강도(MV/㎝)의 세기를 2차원 디바이스 시뮬레이션에 의해서 얻은 특성도이다. 또한 게이트길이는 0.5㎛로 하고, 게이트전압은 3V, 드레인전압은 6V로 각각 설정했다. 도면중의 실선은 게이트전극(13)의 측벽상에 형성되는 절연막(15)을 탄탈·옥사이드로 구성한 상기 실시에 장치의 것으로, 탄탈·옥사이드로서 유전률()이 30인 것을 사용한 경우이다. 또, 일점쇄선의 특성 곡선은 게이트전극(13)의 측벽상에 형성되는 절연막(15)을 실리콘질화막(Si₃N₄)으로 구성한 경우의 것으로, 이 유전률()은 7.5이다. 더욱이, 큰 점선의 특성 곡선은 게이트전극(13)의 측벽상에 형성되는 절연막(15)을 실리콘 산화막(SiO₂)으로 구성한 경우로서, 그 유전율은 3.9이다. 또, 작은 점선의 특성곡선은 게이트전극(13)의 측벽상에 상기 절연막(15)을 형성하지 않고 진공상태로 한 경우로서, 그 유전률()은 1.0이다.

도시한 바와 같이, 절연막(15)을 탄탈·옥사이드로 구성한 상기 실시예 장치의 트랜지스터에서는 제3도중에서 원으로 에워싸서 나타낸 바와 같이 게이트전극 근방에 있어서의 드레인전계가 극히 작아지고 있다. 이것은 절연막(15)으로서 고유전률인 것을 사용하면 실리콘기판 표면의 최대전계가 감소하고, 또 그 영역폭이 작아지고 있다. 이것은 절연막(15)으로서 고유전률인 것을 사용하면 실리콘기판 표면의 최대전계가 감소하고, 또 그 영역폭이 작아지고 있는 것에 기인하고 있다. 이 결과, 소오스, 드레인영역간에 소정의 전위차를 가하여 양 영역간에 온 전류를 흐르게 할 때 드레인 근방에 있어서의 임팩트·이온화가 제어되고, 이에 따라 핫·캐리어의 발생이 감소하여 고신뢰성이 달성된다.

더욱이, 드레인영역(D)과 절연막(15)간에는 90Å인 막두께의 실리콘 산화막 (14)이 형성되어 있다. 이 실리콘 산화막(14)의 막두께는 드레인 근방에서 임펙트·이온화에 의해 발생되는 핫·캐리어의 평균자유행정인 약 20Å보다도 충분히 두껍게 되어 있고, 또 실리콘 산화막(14)의 밴드갭에너지가 예컨대 9eV로 높아지고 있다.

이 때문에, 예컨데 드레인 근방에서 핫·캐리어가 발생해도 이 핫·캐리어가 실리콘 산화막(14)을 관통하여 절연막(15)에 도달하는 주입 확률은 극히 작아진다. 이 결과, 절연막(15)의 내부 또는 절연막(14,15)의 경계면에 트랩되는 핫·캐리어가 극히 작아지고, 이에 따라 신뢰성이 보다 향상된다.

한편, 종래와 마찬가지로 LDD구조를 채용하고 있으므로 종래와 동일한 정도로 소자의 미세화를 도모할 수 있음은 물론이다.

제4도는 상기 제2도의 구조의 LDD트랜지스터에 있어서 게이트전압과 드레인전압을 모두 3V로 설정할 때에 게이트전극(13)과 소오스영역(S)의 경계를 원점으로 하고, 이 원점으로부터 거리 X(㎛)만큼 수평방향으로 떨어진 점에서의 전자의 농도(개)를 2차원 디바이스 시뮬레이션에 따라서 얻은 결과를 나타낸다. 또한, 제3도의 특성도의 경우와 마찬가지로 실선의 특성 곡선은이 30인 탄탈·옥사이드(Ta₂O₅), 일점쇄선의 특성곡선은 ()이 7.5인 실리콘질화막(Si₃N₄), 큰 점선의 특성곡선은 이 실리콘 산화막(SiO₂), 작은 점선의 특성곡선은이 1.0인 진공상태를 각각 상기 절연막(15)으로 하여 사용한 경우이다.

이 시뮬레이션 결과로부터 명백히 알 수 있는 바와 같이, 게이트전극측면의 전계의 증대에 따라 소오스영역(S)의 N^-층(18)에서의 전자의 농도는 증가하고 있다. 그러나 소오스 영역에서의 전자농도는 절연막(15)으로 이용되고 각종 재료의 유전률()의 값이 증가와 더불어 높아진다. 이 때문에 상기 절연막(15)으로서 유전률()이 큰 탄탈·옥사이드를 사용하면 N^-영역(17)에서의 공핍층의 범위는 좁아진다. 따라서, 상기 실시예 장치에 의하면, N^-영역에서의 기생저항의 값이 감소하고, 이에 따라 드레인전류를 증가시킬 수 있다. 즉, 상기 실시예의 MOS트랜지스터에서는 높은 전류 구동력을 얻을 수 있다.

이상과 같이 상기 실시예의 장치에서는 게이트전극(13)의 측벽상에 설치되는 절연막(15)으로서 유전률()이큰 탄탈·옥사이드를 사용하고, 또 상기 절연막(15)과 드레인영역(D)간에 핫·캐리어의 평균자유행정보다도 충분히 큰 막두께를 가지는 실리콘 산화막(14)을 설치하도록 한 것으로, 핫·캐리어 효과 및 기생저항을 억제함과 더불어 발생한 핫·캐리어의 절연막(15)으로의 주입을 방지할 수 있고, 고신뢰성, 고전류 구동능력의 쌍방을 서로 만족시킬 수 있다.

다음에 상기 구조의 LDD트랜지스터의 제조방법은 제5a도~제5f도를 이용해서 설명한다. 한편, 상기 제2도와 대응하는 장소에는 동일한 부호를 붙여서 설명한다.

우선, 제5도에 나타낸 바와 같이, P형 실리콘 반도체기판(11)의 표면을 열산화해서 60Å인 막두께의 실리콘산화막(12)을 전면에 형성된다. 계속해서 제5b도에 나타낸 바와 같이 막두께가 0.2㎛인 폴리실리콘층을 CVD법(화학적 기상성장방법)에 의해 전면에 퇴적하고, 다음에 이 폴리실리콘층과 상기 실리콘 산화막(12)으로 이루어진 적층막을 선택적으로 소거하여 소정 형상의 게이트전극(13)을 형성한다. 또한, 상기 폴리실리콘 퇴적시, 또한 퇴적후, 혹은 게이트전극(13)의 패턴 형성후에, N형 또는 P형의

Claims (4)

1. 제1도전형의 반도체기판(11)과, 이 기판(11)내에 소정의 거리를 두고서 설치된 제2도전형의 소오스영역(S,18,19) 및 드레인영역(D,16,17), 이소오스영역(S,18,19)과 드레인영역(D,16,17)간의 상기 기판상에 설치 된 제1절연층(12), 이 제1절연층(12)상에 설치된 게이트전극 도체층(13), 이게이트전극 도체층(13)의 대향하는 한쌍의 각 측벽상에 각각 설치되고, 질화실리콘의 유전를 보다도 큰 유전률을 갖춘 제2절연층(15) 및, 상기 한쌍의 각 제2절연층(15)과 상기 소오스영역(S,18,19) 드레인영역(D,16,17) 각각의 사이에 설치되고, 상기 드레인영역 근방에서 발생하는 핫캐리어의 평균자유행정인 20A보다도 두꺼우면서 이 20A의 4.5배인 90A까지의 두께로 된 제3절연층(14)을 구비하여 이루어진 것을 특징으로 하는 MOS형 전계효과 트랜지스터.
2. 제1항에 있어서, 상기 소오스영역(S)과 드레인영역(D)이 각각 제도전형 저불순물 농도의 각 제1영역(16,18)과, 상기 각 제 1영역과 접하면서 상기 게이트전극 도체층의 단부도다도 외측에 위치하는 제2도전형 고불순물 농도의 각 제2영역(17,19)으로 형성되어 있는 것을 특징으로 하는 MOS형 전계효과 트랜지스터.
3. 제1항에 있어서, 상기 제3절연층(14)이 산화실리콘으로 형성되어 있는 것을 특징으로 하는 MOS형 전계효과 트랜지스터.
4. 제1항에 있어서, 상기 제2절연층(15)이 탄탈.옥사이드로 형성되어 있는 것을 특징으로 하는 MOS형 전계효과 트랜지스터.