JPH07142718A - 非対称ldd接合薄膜トランジスタ - Google Patents
非対称ldd接合薄膜トランジスタInfo
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- 239000010409 thin film Substances 0.000 title claims abstract description 43
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 239000010408 film Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000027756 respiratory electron transport chain Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】 (修正有)
【目的】 薄膜トランジスタの不安定な作動特性のキン
ク現象を減少させるため、非対称LDD接合構造を有す
る薄膜トランジスタを提供する。 【構成】 本発明による薄膜トランジスタは、ソース側
の接合部分に存在するエネルギー段差を無くすため、ソ
ース側には接合を形成せず、ドレインにのみ二重ドーピ
ングによりLDD60接合部分を形成する。ソース電極
部分には、活性層と金属との接触抵抗を最少化するため
にシリサイド80aが形成される。
ク現象を減少させるため、非対称LDD接合構造を有す
る薄膜トランジスタを提供する。 【構成】 本発明による薄膜トランジスタは、ソース側
の接合部分に存在するエネルギー段差を無くすため、ソ
ース側には接合を形成せず、ドレインにのみ二重ドーピ
ングによりLDD60接合部分を形成する。ソース電極
部分には、活性層と金属との接触抵抗を最少化するため
にシリサイド80aが形成される。
Description
【0001】
【産業上の利用分野】本発明は一般的に薄膜トランジス
タに関し、特に薄膜トランジスタの不安定な作動特性で
あるキンク(Kink)現象を減少させるようにした非対称
LDD(Lightly Doped Drain )接合構造を有する薄膜
トランジスタに関する。
タに関し、特に薄膜トランジスタの不安定な作動特性で
あるキンク(Kink)現象を減少させるようにした非対称
LDD(Lightly Doped Drain )接合構造を有する薄膜
トランジスタに関する。
【0002】
【従来の技術】図1(イ)では、一般的なNon-LDD 構造
のTop-gate coplanar self-aligned薄膜トランジスタが
示されている。図1(イ)の薄膜トランジスタによれ
ば、透明絶縁基板 (1)上に高濃度不純物(n+ )がドー
ピングされてソース及びドレイン領域(2) が形成され、
このソース及びドレイン領域(2) の間に活性層(3) が形
成される。この活性層(3) の上面にはゲート絶縁膜(4)
が形成され、その上にゲート電極(5) が形成される。
のTop-gate coplanar self-aligned薄膜トランジスタが
示されている。図1(イ)の薄膜トランジスタによれ
ば、透明絶縁基板 (1)上に高濃度不純物(n+ )がドー
ピングされてソース及びドレイン領域(2) が形成され、
このソース及びドレイン領域(2) の間に活性層(3) が形
成される。この活性層(3) の上面にはゲート絶縁膜(4)
が形成され、その上にゲート電極(5) が形成される。
【0003】図1(ロ)では、従来のLDD構造の薄膜
トランジスタが示されている。このLDD構造の薄膜ト
ランジスタによれば、透明絶縁基板(1) 上に高濃度不純
物(n+ )のドーピングによるソース及びドレイン領域
(2) と、低濃度不純物(n-)のドーピングによる低濃
度不純物層であるLDD領域(6) 、それから活性層(3)
が形成される。
トランジスタが示されている。このLDD構造の薄膜ト
ランジスタによれば、透明絶縁基板(1) 上に高濃度不純
物(n+ )のドーピングによるソース及びドレイン領域
(2) と、低濃度不純物(n-)のドーピングによる低濃
度不純物層であるLDD領域(6) 、それから活性層(3)
が形成される。
【0004】前記絶縁層(3) の上面にはゲート絶縁膜
(4) が形成され、その上にゲート電極(5) が形成され
る。
(4) が形成され、その上にゲート電極(5) が形成され
る。
【0005】図2では、このような構造の薄膜トランジ
スタの等価回路が示されている。
スタの等価回路が示されている。
【0006】一方、図1(イ)(ロ)でのような薄膜ト
ランジスタはLDD構造、またはNon-LDD 構造に関係な
くソース及びドレイン領域(2) を形成するためにn+ ま
たはP+ 形態でイオン注入工程がなされる。このような
イオン注入工程により前記ソース及びドレイン領域(2)
と活性層(3) の間には接合(junction )が形成される。
ランジスタはLDD構造、またはNon-LDD 構造に関係な
くソース及びドレイン領域(2) を形成するためにn+ ま
たはP+ 形態でイオン注入工程がなされる。このような
イオン注入工程により前記ソース及びドレイン領域(2)
と活性層(3) の間には接合(junction )が形成される。
【0007】図3は、図1(イ)のNon-LDD 構造を有す
る薄膜トランジスタの概略図である。
る薄膜トランジスタの概略図である。
【0008】図3を参照すれば、ソース及びドレイン領
域(2) と活性層(3) の間に接合が形成され、これにより
接合面においてはソース及びドレイン領域(2) と活性層
(3)の間の電荷濃度の差異により図4(イ)のように階
段模様のエネルギーバンドが生ずることになる。
域(2) と活性層(3) の間に接合が形成され、これにより
接合面においてはソース及びドレイン領域(2) と活性層
(3)の間の電荷濃度の差異により図4(イ)のように階
段模様のエネルギーバンドが生ずることになる。
【0009】このときに、ドレイン領域にVD >0であ
るドレイン電圧が印加されると、図4(ロ)のように外
部で印加された電圧によりシリコンのキャリア〔電子ま
たはホール(hole )〕の移動経路に従いエネルギーバン
ドが傾斜を有するようになる。
るドレイン電圧が印加されると、図4(ロ)のように外
部で印加された電圧によりシリコンのキャリア〔電子ま
たはホール(hole )〕の移動経路に従いエネルギーバン
ドが傾斜を有するようになる。
【0010】このようなエネルギーバンドの傾斜は電気
場を意味して、この電気場によりキャリアが各方向に移
動しながら薄膜トランジスタの電流を形成する。
場を意味して、この電気場によりキャリアが各方向に移
動しながら薄膜トランジスタの電流を形成する。
【0011】即ち、ドレイン領域にVD >0である電圧
が加えられると、ドレイン領域からソース領域へホール
が移動することになるが、このときにソース側の接合部
分に形成されているエネルギー段差によってホールの流
れが妨害を受けるので接合部分には一定のドレイン電圧
までホールが積まれることになる。このように接合部分
に積もったホール等は、接合部分の電気場に変化を与え
ることになる。
が加えられると、ドレイン領域からソース領域へホール
が移動することになるが、このときにソース側の接合部
分に形成されているエネルギー段差によってホールの流
れが妨害を受けるので接合部分には一定のドレイン電圧
までホールが積まれることになる。このように接合部分
に積もったホール等は、接合部分の電気場に変化を与え
ることになる。
【0012】以後、引き続きドレイン電圧(VD )が増
加して接合部分に形成されたエネルギー段差を凌駕する
エネルギーとなるときに、図5で示されたように急激な
電流の流れが生ずるキンク現象が生ずることになる。
加して接合部分に形成されたエネルギー段差を凌駕する
エネルギーとなるときに、図5で示されたように急激な
電流の流れが生ずるキンク現象が生ずることになる。
【0013】このようなキンク現象は、薄膜トランジス
タの作動特性を不安定にする。現在、このキンク現象の
防止のため活性層の厚さを薄くする方法が採択されてい
るが、食刻工程などの工程変数調節に困難がある。
タの作動特性を不安定にする。現在、このキンク現象の
防止のため活性層の厚さを薄くする方法が採択されてい
るが、食刻工程などの工程変数調節に困難がある。
【0014】
【発明が解決しようとする課題】本発明の目的は、この
ような問題点を解決するためのもので、薄膜トランジス
タのソース側接合部分に存在するエネルギー段差を無く
してキンク現象を減少することができる非対称LDD接
合構造を有する薄膜トランジスタを提供するものであ
る。
ような問題点を解決するためのもので、薄膜トランジス
タのソース側接合部分に存在するエネルギー段差を無く
してキンク現象を減少することができる非対称LDD接
合構造を有する薄膜トランジスタを提供するものであ
る。
【0015】
【課題を解決するための手段】このような目的を達成す
るために、本発明の薄膜トランジスタは、絶縁基板と;
前記絶縁基板上に形成された活性層と;前記活性層上に
形成されたソース電極と;前記絶縁基板上に高濃度不純
物のドーピングにより形成されたドレイン電極と;前記
ドレイン電極と接触するように前記絶縁基板上に低濃度
不純物のドーピングにより形成されたLDD領域と;前
記ソース電極と前記LDD領域間の前記活性層上に形成
されたゲート絶縁膜と;それから、前記ゲート絶縁膜上
に形成されたゲート電極で構成された非対称LDD接合
構造を有するものである。
るために、本発明の薄膜トランジスタは、絶縁基板と;
前記絶縁基板上に形成された活性層と;前記活性層上に
形成されたソース電極と;前記絶縁基板上に高濃度不純
物のドーピングにより形成されたドレイン電極と;前記
ドレイン電極と接触するように前記絶縁基板上に低濃度
不純物のドーピングにより形成されたLDD領域と;前
記ソース電極と前記LDD領域間の前記活性層上に形成
されたゲート絶縁膜と;それから、前記ゲート絶縁膜上
に形成されたゲート電極で構成された非対称LDD接合
構造を有するものである。
【0016】たとえば、前記ソース電極、前記ドレイン
電極または前記ゲート電極上に金属との接触抵抗を減ら
すため、シリサイドが形成される。
電極または前記ゲート電極上に金属との接触抵抗を減ら
すため、シリサイドが形成される。
【0017】また、たとえば、前記ドーピングされた高
濃度及び低濃度不純物がn型またはP型の相互に異なる
型であり、これにより、前記薄膜トランジスタがn- チ
ャンネルまたはPチャンネルでなる。
濃度及び低濃度不純物がn型またはP型の相互に異なる
型であり、これにより、前記薄膜トランジスタがn- チ
ャンネルまたはPチャンネルでなる。
【0018】即ち、本発明の薄膜トランジスタは、透明
絶縁基板上に形成された活性層と、ソース、ドレイン及
びゲート電極を備えた薄膜トランジスタにおいて、ドレ
イン側にのみ二重ドーピングにより接合部分を形成する
非対称LDD構造を有する。
絶縁基板上に形成された活性層と、ソース、ドレイン及
びゲート電極を備えた薄膜トランジスタにおいて、ドレ
イン側にのみ二重ドーピングにより接合部分を形成する
非対称LDD構造を有する。
【0019】一方、ソース電極部分には金属と活性層と
の接触抵抗を最少化させることができるようにシリサイ
ドを形成することもできる。
の接触抵抗を最少化させることができるようにシリサイ
ドを形成することもできる。
【0020】
【作用】このような構造の本発明の薄膜トランジスタに
おいて、ソース側に接合が形成されないのでソース電極
部分での電子移動経路に形成されるエネルギー段差が無
くなる。
おいて、ソース側に接合が形成されないのでソース電極
部分での電子移動経路に形成されるエネルギー段差が無
くなる。
【0021】従って、ドレイン電圧が増加してもホール
の蓄積が発生せず、これにより電流が急激に増加するキ
ンク現象が発生しない。
の蓄積が発生せず、これにより電流が急激に増加するキ
ンク現象が発生しない。
【0022】
【実施例】図6は、本発明による非対称LDD接合構造
を有する薄膜トランジスタを示す。
を有する薄膜トランジスタを示す。
【0023】図6を参照すれば、本発明の薄膜トランジ
スタにおいて、透明絶縁基板(10)上に活性層(30)が形成
されるが、この活性層(30)上にソース電極が形成され
る。ドレイン側には、低濃度不純物層であるLDD領域
(60)と高濃度不純物層であるドレイン電極(70)の二重接
合(Junction)が形成される。また、前記活性層(30)上
にはゲート絶縁膜(40)を媒介してゲート電極(50)が形成
される。前記ソース電極(30)、ドレイン電極(70)及びゲ
ート電極(50)上には金属との良好な接触のためにシリサ
イド(Silicide)(80a)(80b)(80c) が各々形成される。
スタにおいて、透明絶縁基板(10)上に活性層(30)が形成
されるが、この活性層(30)上にソース電極が形成され
る。ドレイン側には、低濃度不純物層であるLDD領域
(60)と高濃度不純物層であるドレイン電極(70)の二重接
合(Junction)が形成される。また、前記活性層(30)上
にはゲート絶縁膜(40)を媒介してゲート電極(50)が形成
される。前記ソース電極(30)、ドレイン電極(70)及びゲ
ート電極(50)上には金属との良好な接触のためにシリサ
イド(Silicide)(80a)(80b)(80c) が各々形成される。
【0024】即ち、透明絶縁基板(10)上に、活性層(30)
が蒸着及びパターニングされた後、イオン注入方法でド
レイン側にのみ低濃度不純物(n- )を注入して低濃度
不純物(即ち、LDD領域)(60)が形成される。この
後、前記と同一のイオン注入方法で前記LDD領域(60)
内に高濃度不純物(n+ )を注入してドレイン電極(70)
が形成されることによって活性層(30)のドレイン側にの
みLDD接合構造が形成されることになる。
が蒸着及びパターニングされた後、イオン注入方法でド
レイン側にのみ低濃度不純物(n- )を注入して低濃度
不純物(即ち、LDD領域)(60)が形成される。この
後、前記と同一のイオン注入方法で前記LDD領域(60)
内に高濃度不純物(n+ )を注入してドレイン電極(70)
が形成されることによって活性層(30)のドレイン側にの
みLDD接合構造が形成されることになる。
【0025】このときに、注入される不純物はn型また
はP型となり、これによりPチャンネルやnチャンネル
の薄膜トランジスタが形成される。
はP型となり、これによりPチャンネルやnチャンネル
の薄膜トランジスタが形成される。
【0026】このようにドレイン側にのみLDD接合を
形成した後、ドレイン及びソース間の活性層(30)上にゲ
ート絶縁膜(40)が蒸着及びパターニングされ、その上に
ゲート電極(50)が形成される。前記ソース電極(30)、ド
レイン電極(70)及びゲート電極(50)上には金属とシリコ
ン間の接触抵抗を最少化するためにシリサイド(80a)(80
b)(80c) が形成される。
形成した後、ドレイン及びソース間の活性層(30)上にゲ
ート絶縁膜(40)が蒸着及びパターニングされ、その上に
ゲート電極(50)が形成される。前記ソース電極(30)、ド
レイン電極(70)及びゲート電極(50)上には金属とシリコ
ン間の接触抵抗を最少化するためにシリサイド(80a)(80
b)(80c) が形成される。
【0027】このような構造を有する本発明の非対称L
DD接合構造の薄膜トランジスタの特徴及び作動特性は
次の通りである。
DD接合構造の薄膜トランジスタの特徴及び作動特性は
次の通りである。
【0028】CMOS、NMOS、PMOS型の半導体
素子は漏洩電流以外には、一定方向への電流が流れるこ
とになるので、常にソース側にホール電流が流れること
になる特性を有する。
素子は漏洩電流以外には、一定方向への電流が流れるこ
とになるので、常にソース側にホール電流が流れること
になる特性を有する。
【0029】本発明の薄膜トランジスタによれば、ソー
ス側に接合が形成されないのでソース電極(30)付近には
図7に示したように電子移動経路に形成されるエネルギ
ー段差が無くなる。
ス側に接合が形成されないのでソース電極(30)付近には
図7に示したように電子移動経路に形成されるエネルギ
ー段差が無くなる。
【0030】従って、ドレイン電圧VD が増加(VD >
0)しても図4(ロ)でのようなホール蓄積が発生しな
い。このようにホール蓄積が発生しないと、図5でのよ
うに電流が急激に増加するキンク現象(Kink A)が発生
しない。なお、ドレイン電極(70)にのみLDD二重接合
が構成されることによってドレイン側の接合部分で発生
することがあるキンク現象(Kink B)も緩和させること
になる。
0)しても図4(ロ)でのようなホール蓄積が発生しな
い。このようにホール蓄積が発生しないと、図5でのよ
うに電流が急激に増加するキンク現象(Kink A)が発生
しない。なお、ドレイン電極(70)にのみLDD二重接合
が構成されることによってドレイン側の接合部分で発生
することがあるキンク現象(Kink B)も緩和させること
になる。
【0031】
【発明の効果】以上の説明のように、本発明は薄膜トラ
ンジスタのドレイン側にのみイオン注入によりLDD構
造の二重接合構造を形成することによってソース側の電
子移動経路に形成されるエネルギー段差を除去させるこ
とができ、これにより薄膜トランジスタのキンク現象を
防止して薄膜トランジスタの作動特性を安定化させるこ
とのできる利点がある。
ンジスタのドレイン側にのみイオン注入によりLDD構
造の二重接合構造を形成することによってソース側の電
子移動経路に形成されるエネルギー段差を除去させるこ
とができ、これにより薄膜トランジスタのキンク現象を
防止して薄膜トランジスタの作動特性を安定化させるこ
とのできる利点がある。
【図1】(イ)は従来のNon-LDD 構造の薄膜トランジス
タの垂直断面図、(ロ)は従来のLDD接合構造の薄膜
トランジスタの垂直断面図である。
タの垂直断面図、(ロ)は従来のLDD接合構造の薄膜
トランジスタの垂直断面図である。
【図2】図1(イ)(ロ)での薄膜トランジスタの等価
回路図である。
回路図である。
【図3】図1(イ)に示すNon-LDD 構造の薄膜トランジ
スタの特性を説明するための概略図である。
スタの特性を説明するための概略図である。
【図4】(イ)(ロ)は図3の薄膜トランジスタにおい
て、VD =0及びVD >0である場合の薄膜トランジス
タ内の半導体層のエネルギーバンド状態図である。
て、VD =0及びVD >0である場合の薄膜トランジス
タ内の半導体層のエネルギーバンド状態図である。
【図5】図3の薄膜トランジスタにおいて、キンク現象
による薄膜トランジスタのドレイン電流を示したグラフ
ィックである。
による薄膜トランジスタのドレイン電流を示したグラフ
ィックである。
【図6】本発明による非対称LDD接合構造の薄膜トラ
ンジスタの垂直断面図である。
ンジスタの垂直断面図である。
【図7】図6の薄膜トランジスタ内の半導体層のエネル
ギーバンド状態図である。
ギーバンド状態図である。
(10):透明絶縁基板 (30):活性層 (40):ゲート絶縁膜 (50):ゲート電極 (60):LDD領域 (70):ドレイン電極 (80a)(80b)(80c) :シリサイド
Claims (3)
- 【請求項1】絶縁基板と;前記絶縁基板上に形成された
活性層と;前記活性層上に形成されたソース電極と;前
記絶縁基板上に高濃度不純物のドーピングにより形成さ
れたドレイン電極と;前記ドレイン電極と接触するよう
に前記絶縁基板上に低濃度不純物のドーピングにより形
成されたLDD領域と;前記ソース電極と前記LDD領
域間の前記活性層上に形成されたゲート絶縁膜と;それ
から、前記ゲート絶縁膜上に形成されたゲート電極で構
成された非対称LDD接合構造を有する薄膜トランジス
タ。 - 【請求項2】前記ソース電極、前記ドレイン電極または
前記ゲート電極上に金属との接触抵抗を減らすため、シ
リサイドが形成されたことを特徴とする請求項1記載の
非対称LDD接合構造を有する薄膜トランジスタ。 - 【請求項3】前記ドーピングされた高濃度及び低濃度不
純物がn型またはP型の相互に異なる型であり、これに
より、前記薄膜トランジスタがn- チャンネルまたはP
チャンネルでなることを特徴とする請求項1記載の非対
称LDD接合構造を有する薄膜トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930005434A KR940022907A (ko) | 1993-03-31 | 1993-03-31 | 비대칭 엘디디(ldd) 접합 박막트랜지스터 |
KR93-5434 | 1993-03-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07142718A true JPH07142718A (ja) | 1995-06-02 |
Family
ID=19353329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6063572A Pending JPH07142718A (ja) | 1993-03-31 | 1994-03-31 | 非対称ldd接合薄膜トランジスタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5442215A (ja) |
JP (1) | JPH07142718A (ja) |
KR (1) | KR940022907A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3030368B2 (ja) * | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
KR100189964B1 (ko) * | 1994-05-16 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그 제조방법 |
US20020197393A1 (en) * | 2001-06-08 | 2002-12-26 | Hideaki Kuwabara | Process of manufacturing luminescent device |
US8923048B2 (en) | 2012-04-13 | 2014-12-30 | Sandisk Technologies Inc. | 3D non-volatile storage with transistor decoding structure |
US9202694B2 (en) | 2013-03-04 | 2015-12-01 | Sandisk 3D Llc | Vertical bit line non-volatile memory systems and methods of fabrication |
US9165933B2 (en) | 2013-03-07 | 2015-10-20 | Sandisk 3D Llc | Vertical bit line TFT decoder for high voltage operation |
US9240420B2 (en) | 2013-09-06 | 2016-01-19 | Sandisk Technologies Inc. | 3D non-volatile storage with wide band gap transistor decoder |
US9362338B2 (en) | 2014-03-03 | 2016-06-07 | Sandisk Technologies Inc. | Vertical thin film transistors in non-volatile storage systems |
US9379246B2 (en) | 2014-03-05 | 2016-06-28 | Sandisk Technologies Inc. | Vertical thin film transistor selection devices and methods of fabrication |
US9450023B1 (en) | 2015-04-08 | 2016-09-20 | Sandisk Technologies Llc | Vertical bit line non-volatile memory with recessed word lines |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4050965A (en) * | 1975-10-21 | 1977-09-27 | The United States Of America As Represented By The Secretary Of The Air Force | Simultaneous fabrication of CMOS transistors and bipolar devices |
JPS58127379A (ja) * | 1982-01-25 | 1983-07-29 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト形トランジスタ |
DE3544187A1 (de) * | 1985-12-13 | 1987-06-19 | Flowtec Ag | Kapazitaetsmessschaltung |
JPS63204769A (ja) * | 1987-02-20 | 1988-08-24 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタの製造方法 |
SE461490B (sv) * | 1987-08-24 | 1990-02-19 | Asea Ab | Mos-transistor utbildad paa ett isolerande underlag |
US4899202A (en) * | 1988-07-08 | 1990-02-06 | Texas Instruments Incorporated | High performance silicon-on-insulator transistor with body node to source node connection |
JPH02239669A (ja) * | 1989-03-14 | 1990-09-21 | Fujitsu Ltd | Soi構造電界効果トランジスタ |
JP2839375B2 (ja) * | 1991-01-14 | 1998-12-16 | 三菱電機株式会社 | 半導体集積回路装置 |
JPH04306843A (ja) * | 1991-04-03 | 1992-10-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-03-31 KR KR1019930005434A patent/KR940022907A/ko not_active Application Discontinuation
-
1994
- 1994-03-31 US US08/220,665 patent/US5442215A/en not_active Expired - Lifetime
- 1994-03-31 JP JP6063572A patent/JPH07142718A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US5442215A (en) | 1995-08-15 |
KR940022907A (ko) | 1994-10-21 |
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