JPS63204769A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63204769A JPS63204769A JP3577487A JP3577487A JPS63204769A JP S63204769 A JPS63204769 A JP S63204769A JP 3577487 A JP3577487 A JP 3577487A JP 3577487 A JP3577487 A JP 3577487A JP S63204769 A JPS63204769 A JP S63204769A
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- 239000010408 film Substances 0.000 claims abstract description 43
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばアクティブマ) IJツクス形平面デ
ィスプレイ表示パネルにおける各画素の選択スイッチン
グ素子に用いられる多結晶シリコン薄膜トランジスタに
関するものである。
ィスプレイ表示パネルにおける各画素の選択スイッチン
グ素子に用いられる多結晶シリコン薄膜トランジスタに
関するものである。
近年、大面積、高精細、高機能なアクティブマトリック
ス形平面ディスプレイの実現を狙いに多結晶シリコン薄
膜トランジスタの開発が進められている。このような平
面ディスプレイ表示パネルにおける各画素の選択スイッ
チング用薄膜トランジスタに対しては、7リツカやクロ
ストークがなく、コントラスト比が大きい良好な表示品
質を得るために、オフ(OFF )電流が小さく電流の
オン/オフ比が106以上であることが要求されている
。
ス形平面ディスプレイの実現を狙いに多結晶シリコン薄
膜トランジスタの開発が進められている。このような平
面ディスプレイ表示パネルにおける各画素の選択スイッ
チング用薄膜トランジスタに対しては、7リツカやクロ
ストークがなく、コントラスト比が大きい良好な表示品
質を得るために、オフ(OFF )電流が小さく電流の
オン/オフ比が106以上であることが要求されている
。
第3図は従来の多結晶シリコン薄膜トランジスタの概略
講造を示す断面図である。同図において、11はガラス
などの絶縁基板であり、この基板11上には多結晶シリ
コン膜12が形成されたうえ、その多結晶シリコン膜1
2を覆ってゲート絶縁膜13が形成されている。そして
、このゲート絶縁膜13上にはゲート電極14が形成さ
れていて、このゲート電極14をマスクとして多結晶シ
リコン膜12中の両側に不純物を導入することにより、
ソース電極15およびドレイン電極16がそれぞれ形成
されている。なお、1Tは層間絶縁膜、18は配線であ
る。
講造を示す断面図である。同図において、11はガラス
などの絶縁基板であり、この基板11上には多結晶シリ
コン膜12が形成されたうえ、その多結晶シリコン膜1
2を覆ってゲート絶縁膜13が形成されている。そして
、このゲート絶縁膜13上にはゲート電極14が形成さ
れていて、このゲート電極14をマスクとして多結晶シ
リコン膜12中の両側に不純物を導入することにより、
ソース電極15およびドレイン電極16がそれぞれ形成
されている。なお、1Tは層間絶縁膜、18は配線であ
る。
しかし、かかる構造を有する多結晶シリコン薄膜トラン
ジスタでは、オフになった時、すなわちnチャネルトラ
ンジスタにおいて負のゲート電圧が印加され、pチャネ
ルトランジスタにおいて正のゲート電圧が印加された時
、印加されたゲート電圧、ドレイン電圧による電界がド
レイン接合部10に集中する。このように電界が強くな
ると、ドレイン接合付近の結晶粒界中のトラップを介し
てキャリアが移動して、ゲート電圧、ドレイン電圧に依
存して大きなリーク電流が流れる(文献:遠賀 他:
JJAP VoA、21.NQ、 10,1982tp
p1472 )。
ジスタでは、オフになった時、すなわちnチャネルトラ
ンジスタにおいて負のゲート電圧が印加され、pチャネ
ルトランジスタにおいて正のゲート電圧が印加された時
、印加されたゲート電圧、ドレイン電圧による電界がド
レイン接合部10に集中する。このように電界が強くな
ると、ドレイン接合付近の結晶粒界中のトラップを介し
てキャリアが移動して、ゲート電圧、ドレイン電圧に依
存して大きなリーク電流が流れる(文献:遠賀 他:
JJAP VoA、21.NQ、 10,1982tp
p1472 )。
従って、オフ電流が大きくなり、かつ電流のオン/オフ
比が小さくなるという問題があった。
比が小さくなるという問題があった。
本発明はこのような点に鑑みてなされたものであシ、そ
の目的は、トランジスタのオフ電流を低減し、かつオン
/オフ比を増加せしめた多結晶シリコン薄膜トランジス
タを提供することにある。
の目的は、トランジスタのオフ電流を低減し、かつオン
/オフ比を増加せしめた多結晶シリコン薄膜トランジス
タを提供することにある。
本発明に係る薄膜トランジスタは、基板上に形成された
多結晶シリコン膜と、該多結晶シリコン膜中に不純物を
導入することにより形成されたソース電極およびドレイ
ン電極と、前記多結晶シリコン膜に積層されたゲート絶
縁膜を介して設けられたゲー)!極とを具備した薄膜ト
ランジスタにおいて、前記ゲート電極の直下の多結晶シ
リコン膜と少なくとも前記ソース電極あるいはドレイン
電極の一方との間に、前記ソース電極、ドレイン電極よ
りも不純物濃度が低い領域を有することを特徴とするも
のである。
多結晶シリコン膜と、該多結晶シリコン膜中に不純物を
導入することにより形成されたソース電極およびドレイ
ン電極と、前記多結晶シリコン膜に積層されたゲート絶
縁膜を介して設けられたゲー)!極とを具備した薄膜ト
ランジスタにおいて、前記ゲート電極の直下の多結晶シ
リコン膜と少なくとも前記ソース電極あるいはドレイン
電極の一方との間に、前記ソース電極、ドレイン電極よ
りも不純物濃度が低い領域を有することを特徴とするも
のである。
本発明においては、ゲート電極の直下の多結晶シリコン
膜と少なくともソース電極あるいはドレイン電極の一方
との間に、該ソース電極、ドレイン電極よりも不純物濃
度が低い領域t−設けることによシ、ゲート電圧やドレ
イン電圧による電界が前記不純物濃度の低い領域内で分
散される。これによって、ドレイン接合部の電界強度が
弱まシ、ドレイン接合付近の結晶粒界中のトラップを介
して移動するキャリアが少なくなり、リーク電流を減少
させることができる。このとき、上記不純物濃度の低い
領域のキャリア濃度はI X LO”cln−’以下で
、ソース電極およびドレイン電極とゲート電極の直下の
多結晶シリコン膜との間隔は7001以上であるのが好
適である。
膜と少なくともソース電極あるいはドレイン電極の一方
との間に、該ソース電極、ドレイン電極よりも不純物濃
度が低い領域t−設けることによシ、ゲート電圧やドレ
イン電圧による電界が前記不純物濃度の低い領域内で分
散される。これによって、ドレイン接合部の電界強度が
弱まシ、ドレイン接合付近の結晶粒界中のトラップを介
して移動するキャリアが少なくなり、リーク電流を減少
させることができる。このとき、上記不純物濃度の低い
領域のキャリア濃度はI X LO”cln−’以下で
、ソース電極およびドレイン電極とゲート電極の直下の
多結晶シリコン膜との間隔は7001以上であるのが好
適である。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第1図は本発明による薄膜トランジスタの一実施例を示
す概略断面図である。第1図において、1はガラスなど
からなる基板としての絶縁基板、2はこの絶縁基板1上
に形成された多結晶シリコン膜、3はこの多結晶シリコ
ン膜2に積層されたゲート絶縁膜、4はゲート絶縁膜3
上に形成されたゲート電極である。また、5は前記多結
晶シリコン膜2中にゲート電極4をマスクとしてその両
側に所定の幅を有して形成された不純物濃度の低い領域
、6はこの多結晶シリコン膜2中の一方側に不純物を導
入して形成された高濃度の不純物を含むソース電極、T
は同じく多結晶シリコン膜2中の他方側に不純物を導入
して形成された高濃度の不純物を含むドレイン電極、8
は層間絶縁膜、8は配線である。
す概略断面図である。第1図において、1はガラスなど
からなる基板としての絶縁基板、2はこの絶縁基板1上
に形成された多結晶シリコン膜、3はこの多結晶シリコ
ン膜2に積層されたゲート絶縁膜、4はゲート絶縁膜3
上に形成されたゲート電極である。また、5は前記多結
晶シリコン膜2中にゲート電極4をマスクとしてその両
側に所定の幅を有して形成された不純物濃度の低い領域
、6はこの多結晶シリコン膜2中の一方側に不純物を導
入して形成された高濃度の不純物を含むソース電極、T
は同じく多結晶シリコン膜2中の他方側に不純物を導入
して形成された高濃度の不純物を含むドレイン電極、8
は層間絶縁膜、8は配線である。
次に、かかる構造を有する多結晶シリコン薄膜トランジ
スタの製造方法について述べる。
スタの製造方法について述べる。
まず、ガラスなどの絶縁基板1上に多結晶シリコン膜2
を形成したうえ、その多結晶シリコン膜2を覆ってゲー
ト絶縁膜3t−形成する。次に、このゲート絶縁膜3上
にゲート電極4を選択的に形成する。次いで、このゲー
ト電極4をマスクとして低濃度にリンをイオン注入して
不純物濃度の低り領域5を多結晶シリコン膜2中に形成
したうえ、ゲートを極4より大きいレジストマスクをそ
のゲート電極上に形成し、先に注入した不純物イオン濃
度よシも高濃度にイオン注入して、ソース電極6および
ドレイン電極7t−形成する。このとき、との実施例で
は、例えば、不純物濃度が低い領域5の幅りを3μmと
して5XLO”i4のリンをイオン注入し、ソース電極
6.ドレイン電極γの領域にはlXl0 cm のリ
ンをイオン注入した。これらの値は現行の集積回路製造
技術を用いれば容易に制御できる値である。
を形成したうえ、その多結晶シリコン膜2を覆ってゲー
ト絶縁膜3t−形成する。次に、このゲート絶縁膜3上
にゲート電極4を選択的に形成する。次いで、このゲー
ト電極4をマスクとして低濃度にリンをイオン注入して
不純物濃度の低り領域5を多結晶シリコン膜2中に形成
したうえ、ゲートを極4より大きいレジストマスクをそ
のゲート電極上に形成し、先に注入した不純物イオン濃
度よシも高濃度にイオン注入して、ソース電極6および
ドレイン電極7t−形成する。このとき、との実施例で
は、例えば、不純物濃度が低い領域5の幅りを3μmと
して5XLO”i4のリンをイオン注入し、ソース電極
6.ドレイン電極γの領域にはlXl0 cm のリ
ンをイオン注入した。これらの値は現行の集積回路製造
技術を用いれば容易に制御できる値である。
次に、レジストマスクを除去し、熱処理を施して不純物
を活性化したうえ、ゲート電極4上にn間絶縁膜8を形
成する。しかる後、ソース電極6゜ドレイン電極T上の
眉間絶縁膜8とゲート絶縁膜3にそれぞれコンタクトホ
ールを開口し、これら開口を通じてソース電極6.ドレ
イン電極Tとそれぞれ接続した配線9を形成することに
より、第1図に示す構造の多結晶シリコン薄膜トランジ
スタを作成することができる。なお、従来構造の薄膜ト
ランジスタとは、前記不純物濃度が低い領域5を形成す
る工程以外は、形成工程、形成条件は同じでよく、工程
の増加もわずかである。
を活性化したうえ、ゲート電極4上にn間絶縁膜8を形
成する。しかる後、ソース電極6゜ドレイン電極T上の
眉間絶縁膜8とゲート絶縁膜3にそれぞれコンタクトホ
ールを開口し、これら開口を通じてソース電極6.ドレ
イン電極Tとそれぞれ接続した配線9を形成することに
より、第1図に示す構造の多結晶シリコン薄膜トランジ
スタを作成することができる。なお、従来構造の薄膜ト
ランジスタとは、前記不純物濃度が低い領域5を形成す
る工程以外は、形成工程、形成条件は同じでよく、工程
の増加もわずかである。
すなわち、この実施例の多結晶シリコン薄膜トランジス
タは、絶縁基板1上に多結晶シリコン膜2を形成し、こ
の多結晶シリコン膜2中に高濃度の不純物を含むソース
電極6およびドレイン電極γを形成すると共に、該多結
晶シリコンM2に積層したゲート絶縁膜3を介してゲー
ト電極4を形成している点は、第3図に示す従来例のも
のと同様であるが、前記ゲー)1極4の直下の多結晶シ
リコン膜2とソース電極6およびドレイン電極Tとの間
に、それらソース、ドレイン電極よりも不純物濃度の低
い領域5を設けたものである。
タは、絶縁基板1上に多結晶シリコン膜2を形成し、こ
の多結晶シリコン膜2中に高濃度の不純物を含むソース
電極6およびドレイン電極γを形成すると共に、該多結
晶シリコンM2に積層したゲート絶縁膜3を介してゲー
ト電極4を形成している点は、第3図に示す従来例のも
のと同様であるが、前記ゲー)1極4の直下の多結晶シ
リコン膜2とソース電極6およびドレイン電極Tとの間
に、それらソース、ドレイン電極よりも不純物濃度の低
い領域5を設けたものである。
しかして、上記実施例の構造によると、轟該トランジス
タがオフになった時、すなわちnチャネルトランジスタ
において負のゲート電圧が印加され、pチャネルトラン
ジスタにおいて正のゲート電圧が印加された時、印加さ
れるゲー)!圧、ドレイン電圧による電界が前記不純物
′a度が低い領域S内で分散される。このため、ドレイ
ン接合部の電界強度が弱まり、七のドレイン接合付近の
結晶粒界中のトラップを介して移動するキャリアが少な
くなる。従って、ゲート電圧、ドレイン電圧を印加して
もリーク電流は増大しない。その測定結果を第2図に示
す。
タがオフになった時、すなわちnチャネルトランジスタ
において負のゲート電圧が印加され、pチャネルトラン
ジスタにおいて正のゲート電圧が印加された時、印加さ
れるゲー)!圧、ドレイン電圧による電界が前記不純物
′a度が低い領域S内で分散される。このため、ドレイ
ン接合部の電界強度が弱まり、七のドレイン接合付近の
結晶粒界中のトラップを介して移動するキャリアが少な
くなる。従って、ゲート電圧、ドレイン電圧を印加して
もリーク電流は増大しない。その測定結果を第2図に示
す。
第2図は、従来構造の薄膜トランジスタと本発明による
薄膜トランジスタのゲート電圧に対するドレイン電流の
変化金示したもので、曲線Aは本発明の場合を、曲+t
i!Bは従来例の場合をそれぞれ示す。同図から明らか
なように、従来構造の薄膜トランジスタでは、ゲー)を
圧が負側に増加すると電流が増大するため、ゲート電圧
−10vとゲート電圧20Vでの電流値の比は、約10
4シかない。
薄膜トランジスタのゲート電圧に対するドレイン電流の
変化金示したもので、曲線Aは本発明の場合を、曲+t
i!Bは従来例の場合をそれぞれ示す。同図から明らか
なように、従来構造の薄膜トランジスタでは、ゲー)を
圧が負側に増加すると電流が増大するため、ゲート電圧
−10vとゲート電圧20Vでの電流値の比は、約10
4シかない。
一方、本発明による薄膜トランジスタでは、オフ電流が
減少し、従来構造の薄膜トランジスタのオン/オフ比よ
り1桁大きい106以上のオン/オフ比が得られること
がわかる。
減少し、従来構造の薄膜トランジスタのオン/オフ比よ
り1桁大きい106以上のオン/オフ比が得られること
がわかる。
上述した実施例では、不純物濃度が低め領域5の幅が3
μm、リンのイオン注入が5XIO”a+7”の場合で
あったが、この値では該領域5の抵抗によりオン電流が
わずかに減少する。しかし、他の綿密な実験と構造計算
によれば、オフ電流の低減効果は該領域5の抵抗を小さ
くできる条件として、不純物濃度が低り領域5の幅f、
700λ、キャリア濃度fl:lX10”m−”として
も実施できることが判明した。
μm、リンのイオン注入が5XIO”a+7”の場合で
あったが、この値では該領域5の抵抗によりオン電流が
わずかに減少する。しかし、他の綿密な実験と構造計算
によれば、オフ電流の低減効果は該領域5の抵抗を小さ
くできる条件として、不純物濃度が低り領域5の幅f、
700λ、キャリア濃度fl:lX10”m−”として
も実施できることが判明した。
この九め、不純物濃度が低い領域の構造定数を前記値近
傍に設定することによってオン電流が減少せず、さらに
オン/オフ比を増加せしめた多結晶シリコン′I4膜ト
ランジスタを実現できる。
傍に設定することによってオン電流が減少せず、さらに
オン/オフ比を増加せしめた多結晶シリコン′I4膜ト
ランジスタを実現できる。
以上説明したように本発明によれば、ゲート電極直下の
多結晶シリコン膜と少なくともソース電極あるいはドレ
イン電極との間に該ソース電極。
多結晶シリコン膜と少なくともソース電極あるいはドレ
イン電極との間に該ソース電極。
ドレイン電極よりも不純物濃度の低い領域を設けるとい
う簡単な構造によって、多結晶シリコン薄膜トランジス
タのオフ電流を低減でき、かつ十分なオン/オフ比を有
する多結晶シリコン薄膜トランジスタが製造できる。こ
れにより、アクティブマトリックス形平面ディスプレイ
表示パネルの大面積化、高精細化が可能となり、実用上
の効果は頗る大である。
う簡単な構造によって、多結晶シリコン薄膜トランジス
タのオフ電流を低減でき、かつ十分なオン/オフ比を有
する多結晶シリコン薄膜トランジスタが製造できる。こ
れにより、アクティブマトリックス形平面ディスプレイ
表示パネルの大面積化、高精細化が可能となり、実用上
の効果は頗る大である。
第1図は本発明による多結晶シリコン薄膜トランジスタ
の一実施例を示す概略構造の断面図、第2図は従来の多
結晶シリコン薄膜トランジスタと本発明の多結晶シリコ
ン薄膜トランジスタのゲート電圧によるドレイン電流の
変化の測定結果を示す図、第3図は従来の多結晶シリコ
ン薄膜トランジスタの概略断面図である。 1・・・・絶縁基板、2・・・・多結晶シリコン膜、3
・・・嗜ゲート絶縁膜、4@・・・ゲート電極、5・・
・・低濃度の不純物を含む領域、6・・・・ソース電極
、TIIφ・・ドレイン電極、8・・・嗜層間絶縁膜、
9争・・・配線。 特許出願人 日本電信電話株式会社 代 埋 人 山川政樹(ほか1名) 第1図 第3図
の一実施例を示す概略構造の断面図、第2図は従来の多
結晶シリコン薄膜トランジスタと本発明の多結晶シリコ
ン薄膜トランジスタのゲート電圧によるドレイン電流の
変化の測定結果を示す図、第3図は従来の多結晶シリコ
ン薄膜トランジスタの概略断面図である。 1・・・・絶縁基板、2・・・・多結晶シリコン膜、3
・・・嗜ゲート絶縁膜、4@・・・ゲート電極、5・・
・・低濃度の不純物を含む領域、6・・・・ソース電極
、TIIφ・・ドレイン電極、8・・・嗜層間絶縁膜、
9争・・・配線。 特許出願人 日本電信電話株式会社 代 埋 人 山川政樹(ほか1名) 第1図 第3図
Claims (1)
- 基板上に形成された多結晶シリコン膜と、該多結晶シリ
コン膜中に不純物を導入することにより形成されたソー
ス電極およびドレイン電極と、前記多結晶シリコン膜に
積層されたゲート絶縁膜を介して設けられたゲート電極
とを具備した薄膜トランジスタにおいて、前記ゲート電
極の直下の多結晶シリコン膜と少なくとも前記ソース電
極あるいはドレイン電極の一方との間に、前記ソース電
極、ドレイン電極よりも不純物濃度が低い領域を有する
ことを特徴とする薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3577487A JPS63204769A (ja) | 1987-02-20 | 1987-02-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3577487A JPS63204769A (ja) | 1987-02-20 | 1987-02-20 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63204769A true JPS63204769A (ja) | 1988-08-24 |
Family
ID=12451231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3577487A Pending JPS63204769A (ja) | 1987-02-20 | 1987-02-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63204769A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
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