JPH02252269A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02252269A JPH02252269A JP1074220A JP7422089A JPH02252269A JP H02252269 A JPH02252269 A JP H02252269A JP 1074220 A JP1074220 A JP 1074220A JP 7422089 A JP7422089 A JP 7422089A JP H02252269 A JPH02252269 A JP H02252269A
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- JP
- Japan
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- electrode
- insulating film
- gate
- tpt
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、非結晶Ｓｉをチャネル層とするＭＯ８型□ト
ランジスタに関する。
ランジスタに関する。
【従来の技術］
近年、非結晶Ｓｉを使用したＭＯＳ型ＴＦＴ （テｈｉ
ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ）デバイスが、
液晶を用いた表示用デバイスや一次元のイメージセンサ
デバイスとして、量産されるようになってきた。しかし
、前記表示用デバイスでは、表示すイズの大型化や高精
細化などに対応するため、また、−次元のイメージセン
サデバイスでも、高密度化に対応するため、ＴＰＴ素子
の電気的特性の向上が要求されている。
ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ）デバイスが、
液晶を用いた表示用デバイスや一次元のイメージセンサ
デバイスとして、量産されるようになってきた。しかし
、前記表示用デバイスでは、表示すイズの大型化や高精
細化などに対応するため、また、−次元のイメージセン
サデバイスでも、高密度化に対応するため、ＴＰＴ素子
の電気的特性の向上が要求されている。
ＴＰＴ素子の電気的特性向上の手段には、チャネル層と
なる非結晶Ｓｉのグレインサイズを大きくする低温での
固相成長技術とレーザアニール技術や、非結晶Ｓｉの結
晶粒界にあるトラップ準位を電気的に不活性にする水素
処理技術などがある。前記技術によりＴＰＴ特性は大き
く向上するが、同時に■ｔｂがシフトし、デプレッショ
ン型になるという欠点が生じる。
なる非結晶Ｓｉのグレインサイズを大きくする低温での
固相成長技術とレーザアニール技術や、非結晶Ｓｉの結
晶粒界にあるトラップ準位を電気的に不活性にする水素
処理技術などがある。前記技術によりＴＰＴ特性は大き
く向上するが、同時に■ｔｂがシフトし、デプレッショ
ン型になるという欠点が生じる。
前記欠点を解決する従来の技術にイオン打ち込み法があ
る。イオン打ち込み法はチャネル領域に導入する不純物
量を厳密に制御できるため、Ｖｔｈを正確にコントロー
ルできる。
る。イオン打ち込み法はチャネル領域に導入する不純物
量を厳密に制御できるため、Ｖｔｈを正確にコントロー
ルできる。
［発明が解決しようとする課題］
イオン打ち込み法はＴＰＴのｖｔｈを厳密に制御するこ
とが可能であるが、使用する装置の価格が高いという欠
点を有する。従って、前記高価な装置を使用して製造す
るデバイスのコストも高くなるという問題点を有する。
とが可能であるが、使用する装置の価格が高いという欠
点を有する。従って、前記高価な装置を使用して製造す
るデバイスのコストも高くなるという問題点を有する。
従って、本発明が解決しようとする課題は、ＴＰＴのＶ
ｔｈを制御する、より安価な方法を提案することである
。
ｔｈを制御する、より安価な方法を提案することである
。
［課題を解決するための手段］
本発明において前記課題を解決するための手段は、
（１）絶縁基板乃至絶縁膜上にフローティングとなる第
１のゲート電極を形成し、次に第１のゲート絶縁膜を形
成し、次にチャネル層となる非結晶Ｓｉを形成し、次に
第２のゲート絶縁膜を形成し、次に第２のゲート電極を
形成することを特徴とする。
１のゲート電極を形成し、次に第１のゲート絶縁膜を形
成し、次にチャネル層となる非結晶Ｓｉを形成し、次に
第２のゲート絶縁膜を形成し、次に第２のゲート電極を
形成することを特徴とする。
く２）第１のゲート電極に不純物をドープした多結晶Ｓ
ｉを用いることを特徴とする。
ｉを用いることを特徴とする。
［実施ｆＲ］
本発明の詳細を実施例により以下に説明する。
第１図は本発明による実施例であり、ＴＰＴの断面図の
一部を示している。１０１はガラス基板、１０２はリン
をドープした多結晶Ｓｉであり、フローティングとなっ
ている第１のゲート電極である１０３はＣＶＤ法により
形成されたＳｉＯ□であり、第１のゲート絶縁膜である
。１０４は多結晶Ｓｉである。１０５はＣＶＤ法により
形成されたＳｉＯ□であり、第２のゲート絶縁膜である
。１０６はリンをドープした多結晶Ｓｉであり、第２の
ゲート電極となる。１０４の多結晶Ｓｉは、第２のゲー
ト電極１０６の下ではチャネル領域となり、他の領域は
ソース・ドレイン領域となる。ソース・ドレイン領域は
例えば拡散法で形成する。１０７はＣ■ＤＳｉＯ，から
なる層間絶縁膜である。１０８および１０８′は前記層
間絶縁膜に形成した電極取りだし用のコンタクトホール
である。第１図には示してないが、コンタクトホールは
ゲート電極１０６上にも形成され、前記１０８．１０８
′のコンタクトホールと合わせて、ゲート、ソース、ド
レインのコンタクトホールが形成される。最後にＡＩに
より電極配線が形成される（第１図では省略）。
一部を示している。１０１はガラス基板、１０２はリン
をドープした多結晶Ｓｉであり、フローティングとなっ
ている第１のゲート電極である１０３はＣＶＤ法により
形成されたＳｉＯ□であり、第１のゲート絶縁膜である
。１０４は多結晶Ｓｉである。１０５はＣＶＤ法により
形成されたＳｉＯ□であり、第２のゲート絶縁膜である
。１０６はリンをドープした多結晶Ｓｉであり、第２の
ゲート電極となる。１０４の多結晶Ｓｉは、第２のゲー
ト電極１０６の下ではチャネル領域となり、他の領域は
ソース・ドレイン領域となる。ソース・ドレイン領域は
例えば拡散法で形成する。１０７はＣ■ＤＳｉＯ，から
なる層間絶縁膜である。１０８および１０８′は前記層
間絶縁膜に形成した電極取りだし用のコンタクトホール
である。第１図には示してないが、コンタクトホールは
ゲート電極１０６上にも形成され、前記１０８．１０８
′のコンタクトホールと合わせて、ゲート、ソース、ド
レインのコンタクトホールが形成される。最後にＡＩに
より電極配線が形成される（第１図では省略）。
第１図に示すＴＰＴにおいて、ソース・ドレイン間に電
流が流れると、一部の高いエネルギを持った電子は第１
のゲート絶縁膜を通して、フローティングとなっている
第１のゲート電極に注入される。電子が注入された前記
第１のゲート電極は負の電位となりｖ、ｈを変化させる
。前記負の電位は第１のゲート絶縁膜１０３の膜厚によ
り制御することができる。
流が流れると、一部の高いエネルギを持った電子は第１
のゲート絶縁膜を通して、フローティングとなっている
第１のゲート電極に注入される。電子が注入された前記
第１のゲート電極は負の電位となりｖ、ｈを変化させる
。前記負の電位は第１のゲート絶縁膜１０３の膜厚によ
り制御することができる。
第２図は通常技術によるＴＰＴの電気的特性を示したも
のである。通常技術によるＴＰＴの断面構造は、基本的
には第２図に示す本発明によるＴＰＴの断面図において
、第１のゲート電極１０２と第１のゲート絶縁膜１０３
を除いた構造と同じである。第２図において、横軸はゲ
ート電圧、縦軸はドレイン電流である。Ａは通常のＴＰ
Ｔ素子の電気的特性であり、Ｂは前記通常のＴＰＴ素子
の製造工程において、従来技術であるレーザアニールや
水素処理を追加し、ＴＰＴの特性を向上させたものであ
る。Ｂの特性はＡの特性に比べて明らかに向上している
。しかし、Ｂの特性において、ゲート電圧がＯｖの時ド
レイン電流は約１μＡ流れており、■１．はマイナスど
なっている。
のである。通常技術によるＴＰＴの断面構造は、基本的
には第２図に示す本発明によるＴＰＴの断面図において
、第１のゲート電極１０２と第１のゲート絶縁膜１０３
を除いた構造と同じである。第２図において、横軸はゲ
ート電圧、縦軸はドレイン電流である。Ａは通常のＴＰ
Ｔ素子の電気的特性であり、Ｂは前記通常のＴＰＴ素子
の製造工程において、従来技術であるレーザアニールや
水素処理を追加し、ＴＰＴの特性を向上させたものであ
る。Ｂの特性はＡの特性に比べて明らかに向上している
。しかし、Ｂの特性において、ゲート電圧がＯｖの時ド
レイン電流は約１μＡ流れており、■１．はマイナスど
なっている。
一方、本発明によるＴＦＴｆｌｌ造においても、従来技
術であるレーザアニールや水素処理技術を追加すれば、
ＴＰＴの電気的特性を向上させることができる。前記技
術の作用は本発明によるＴＰＴ構造においても同じだか
らである。即ち、第３図Ｃは本発明によるＴＰＴにおい
て、レーザアニールや水素処理を行わない場合の電気的
特性であり、同図りはレーザアニールや水素処理を行っ
た場合の特性である。第２図と第３図の比較で明かなう
に、本発明によれば電気的特性に優れたエンハンスメン
ト型のＴＰＴを形成することができる。
術であるレーザアニールや水素処理技術を追加すれば、
ＴＰＴの電気的特性を向上させることができる。前記技
術の作用は本発明によるＴＰＴ構造においても同じだか
らである。即ち、第３図Ｃは本発明によるＴＰＴにおい
て、レーザアニールや水素処理を行わない場合の電気的
特性であり、同図りはレーザアニールや水素処理を行っ
た場合の特性である。第２図と第３図の比較で明かなう
に、本発明によれば電気的特性に優れたエンハンスメン
ト型のＴＰＴを形成することができる。
本発明によるＴＰＴと従来技術によるＴＰＴの差は、前
述したようにフローティングとなるゲート電極の有無に
あるため、前記両者のＴＰＴを同一の製造プロセスで同
一基板に形成することができる。即ち本発明によればＶ
ｔｈが異なるＴＰＴを同一基板に形成できるため、例え
ばＲＯＭ （読みだし専用メモリ）素子を形成すること
もできる。
述したようにフローティングとなるゲート電極の有無に
あるため、前記両者のＴＰＴを同一の製造プロセスで同
一基板に形成することができる。即ち本発明によればＶ
ｔｈが異なるＴＰＴを同一基板に形成できるため、例え
ばＲＯＭ （読みだし専用メモリ）素子を形成すること
もできる。
また本発明の基本的要素は、非結晶Ｓｉをチャネル層と
して、前記チャネル層の上下にフローティングゲートと
コントロールゲートを有することにあるため、ＴＰＴの
構造は第１図だけに限らない、例えば、第１図ではフロ
ーティングゲートが下にあり、コントロールゲートが上
にあるが、両者の上下は逆でもよい。また、ソース・ド
レイン領域とチャネル領域を別々の非結晶Ｓｉを用いる
、所謂スタガ構造でもよい。
して、前記チャネル層の上下にフローティングゲートと
コントロールゲートを有することにあるため、ＴＰＴの
構造は第１図だけに限らない、例えば、第１図ではフロ
ーティングゲートが下にあり、コントロールゲートが上
にあるが、両者の上下は逆でもよい。また、ソース・ド
レイン領域とチャネル領域を別々の非結晶Ｓｉを用いる
、所謂スタガ構造でもよい。
［発明の効果］
本発明によれば、電気的特性に優れたエンハンスメント
型のＴＰＴを安いコストで形成することができる。従っ
て本発明によるＴＰＴを用いて、高精細の液晶表示パネ
ルや大型の液晶表示パネル、また高速、高密度のイメー
ジセンサを製造することができる。また、■、ｈが異な
るＴＰＴを同一基板に形成できるため、ＲＯＭなどの回
路素子を製造することもできる。
型のＴＰＴを安いコストで形成することができる。従っ
て本発明によるＴＰＴを用いて、高精細の液晶表示パネ
ルや大型の液晶表示パネル、また高速、高密度のイメー
ジセンサを製造することができる。また、■、ｈが異な
るＴＰＴを同一基板に形成できるため、ＲＯＭなどの回
路素子を製造することもできる。
第１図は本発明によるＴＰＴの断面図。第２図は従来技
術によるＴＰＴの電気的特性図、第３図は本発明による
ＴＰＴの電気的特性図。 １０１・・・ガラス基板 １０２・・・フローティングゲート １０３．１０５・・・ゲート絶縁膜 １０６・・・・・・・コントロールゲート出願人セイコ
ーエプソン株式会社 代理人弁理土鈴木喜三部（化１名） 第３図 Ｖｔａ＜ｖ＞ 第２図
術によるＴＰＴの電気的特性図、第３図は本発明による
ＴＰＴの電気的特性図。 １０１・・・ガラス基板 １０２・・・フローティングゲート １０３．１０５・・・ゲート絶縁膜 １０６・・・・・・・コントロールゲート出願人セイコ
ーエプソン株式会社 代理人弁理土鈴木喜三部（化１名） 第３図 Ｖｔａ＜ｖ＞ 第２図
Claims (2)
- （１）絶縁基板乃至絶縁膜上にフローティングとなる第
１のゲート電極を形成し、次に第１のゲート絶縁膜を形
成し、次にチャネル層となる非結晶Ｓｉを形成し、次に
第２のゲート絶縁膜を形成し、次に第２のゲート電極を
形成することを特徴とする半導体装置。 - （２）第１のゲート電極に不純物をドープした多結晶Ｓ
ｉを用いることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074220A JPH02252269A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074220A JPH02252269A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252269A true JPH02252269A (ja) | 1990-10-11 |
Family
ID=13540887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074220A Pending JPH02252269A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252269A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107155A (ja) * | 1994-07-30 | 1996-04-23 | Lg Semicon Co Ltd | 不揮発性半導体のメモリ素子及びその製造方法 |
| JPH08316347A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | リセスチャンネル構造を有する半導体素子及びその製造方法 |
| JP2019033261A (ja) * | 2009-08-07 | 2019-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-03-27 JP JP1074220A patent/JPH02252269A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107155A (ja) * | 1994-07-30 | 1996-04-23 | Lg Semicon Co Ltd | 不揮発性半導体のメモリ素子及びその製造方法 |
| JPH08316347A (ja) * | 1995-05-12 | 1996-11-29 | Lg Semicon Co Ltd | リセスチャンネル構造を有する半導体素子及びその製造方法 |
| JP2019033261A (ja) * | 2009-08-07 | 2019-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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