JP2898167B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下ＴＦＴと称する）の製造方法に関する。
下ＴＦＴと称する）の製造方法に関する。
【０００２】
【従来の技術】上記薄膜トランジスタとして、そのチャ
ネルとなる半導体層の一部または全部が非晶質、微結晶
または多結晶の所謂非単結晶シリコン膜からなる、ａ−
ＳｉＴＦＴ（非晶質シリコン薄膜トランジスタ）、ｐ−
Ｓｉ ＴＦＴ（多結晶シリコン薄膜トランジスタ）など
が開発され、アクティブマトリックス駆動方式の液晶表
示パネルなどに応用されている。
ネルとなる半導体層の一部または全部が非晶質、微結晶
または多結晶の所謂非単結晶シリコン膜からなる、ａ−
ＳｉＴＦＴ（非晶質シリコン薄膜トランジスタ）、ｐ−
Ｓｉ ＴＦＴ（多結晶シリコン薄膜トランジスタ）など
が開発され、アクティブマトリックス駆動方式の液晶表
示パネルなどに応用されている。
【０００３】特に、ｐ−Ｓｉ ＴＦＴは、そのキャリア
の実効移動度μがａ−Ｓｉ ＴＦＴのそれに比べて極め
て大きく、また、表示部と駆動回路部とを同一基板上に
同時に形成してドライバモノリシック型のアクティブマ
トリクス基板を実現できるので、研究開発が盛んに行わ
れている。
の実効移動度μがａ−Ｓｉ ＴＦＴのそれに比べて極め
て大きく、また、表示部と駆動回路部とを同一基板上に
同時に形成してドライバモノリシック型のアクティブマ
トリクス基板を実現できるので、研究開発が盛んに行わ
れている。
【０００４】しかし、ｐ−Ｓｉ膜は、単結晶シリコン膜
と異なって、Ｓｉ原子の配列に多くの不規則性を有して
いるので、不対結合手（ダングリングボンド）が多数存
在する。このダングリングボンドによりＳｉの禁制帯中
に局在準位が形成され、キャリアがトラップされるばか
りではなく、さらに、帯電による空間電荷が形成され
る。キャリアのトラップによりキャリアの移動度が低下
し、空間電荷の形成によりＴＦＴの閾値電圧（Ｖｔｈ）
が上昇する。このことは、半導体層がｐ−Ｓｉからなる
ＴＦＴのみでなく、半導体層が非晶質や微結晶シリコン
からなるものにも同様に起こる。よって、非単結晶シリ
コン半導体層を有するＴＦＴの性能を向上させる為に
は、結晶中の欠陥を減少させる必要がある。
と異なって、Ｓｉ原子の配列に多くの不規則性を有して
いるので、不対結合手（ダングリングボンド）が多数存
在する。このダングリングボンドによりＳｉの禁制帯中
に局在準位が形成され、キャリアがトラップされるばか
りではなく、さらに、帯電による空間電荷が形成され
る。キャリアのトラップによりキャリアの移動度が低下
し、空間電荷の形成によりＴＦＴの閾値電圧（Ｖｔｈ）
が上昇する。このことは、半導体層がｐ−Ｓｉからなる
ＴＦＴのみでなく、半導体層が非晶質や微結晶シリコン
からなるものにも同様に起こる。よって、非単結晶シリ
コン半導体層を有するＴＦＴの性能を向上させる為に
は、結晶中の欠陥を減少させる必要がある。
【０００５】このような欠陥を改善する方法の一つとし
て、チャンネル領域となる非単結晶シリコン層に水素を
導入し、多数存在するシリコンのダングリングボンドを
水素により終端化する方法が知られている。
て、チャンネル領域となる非単結晶シリコン層に水素を
導入し、多数存在するシリコンのダングリングボンドを
水素により終端化する方法が知られている。
【０００６】従来においては、以下のような水素化処理
方法が用いられてきた。
方法が用いられてきた。
【０００７】（１）ＴＦＴを形成後、そのＴＦＴを水素
ガス雰囲気中でアニールすることによりシリコン膜を水
素化するアニール法； （２）ＴＦＴを形成後、そのＴＦＴをプラズマ化された
水素ガス雰囲気中で、アニールすることによりシリコン
膜を水素化するプラズマ法（例えば、特開昭５５−５０
６６３号公報）； （３）トップゲート構造のＴＦＴの場合：ゲート電極を
形成した後に、ゲート電極上から、イオン注入法により
水素原子をシリコン膜中に導入するイオン注入法方法
（例えば、特開昭６０−１６４３６３号公報）； （４）ボトムゲート構造のＴＦＴの場合：ＴＦＴを形成
後、イオン注入法により水素原子をシリコン膜中に導入
するイオン注入法（例えば、特開平３−６２５２６号公
報）； （５）多結晶シリコンからなる活性層、ゲート絶縁膜、
ゲート電極、ソース領域、ドレイン領域およびソース領
域・ドレイン領域からの取り出し電極をそれぞれ形成し
た後に、それぞれの上方に水素を含んだプラズマ窒化シ
リコン膜を形成し、これをアニールすることにより、活
性層を水素化する水素化窒化シリコン法（例えば、特開
昭６０−１３６２５９号公報）。
ガス雰囲気中でアニールすることによりシリコン膜を水
素化するアニール法； （２）ＴＦＴを形成後、そのＴＦＴをプラズマ化された
水素ガス雰囲気中で、アニールすることによりシリコン
膜を水素化するプラズマ法（例えば、特開昭５５−５０
６６３号公報）； （３）トップゲート構造のＴＦＴの場合：ゲート電極を
形成した後に、ゲート電極上から、イオン注入法により
水素原子をシリコン膜中に導入するイオン注入法方法
（例えば、特開昭６０−１６４３６３号公報）； （４）ボトムゲート構造のＴＦＴの場合：ＴＦＴを形成
後、イオン注入法により水素原子をシリコン膜中に導入
するイオン注入法（例えば、特開平３−６２５２６号公
報）； （５）多結晶シリコンからなる活性層、ゲート絶縁膜、
ゲート電極、ソース領域、ドレイン領域およびソース領
域・ドレイン領域からの取り出し電極をそれぞれ形成し
た後に、それぞれの上方に水素を含んだプラズマ窒化シ
リコン膜を形成し、これをアニールすることにより、活
性層を水素化する水素化窒化シリコン法（例えば、特開
昭６０−１３６２５９号公報）。
【０００８】
【発明が解決しようとする課題】しかし、上述した水素
化処理方法の内、プラズマ法、アニール法および水素化
窒化シリコン法は、処理に時間がかかり、生産性の点で
問題がある。また、プラズマ法、アニール法およびイオ
ン注入法は、ＴＦＴが損傷を受けるおそれが大きい。
化処理方法の内、プラズマ法、アニール法および水素化
窒化シリコン法は、処理に時間がかかり、生産性の点で
問題がある。また、プラズマ法、アニール法およびイオ
ン注入法は、ＴＦＴが損傷を受けるおそれが大きい。
【０００９】本発明は、上記問題点を解決するためにな
されたものであり、非単結晶シリコン半導体層の水素化
による特性向上を効率よく行い、高性能な薄膜トランジ
スタを損傷なく得ることができる薄膜トランジスタの製
造方法を提供することを目的とする。
されたものであり、非単結晶シリコン半導体層の水素化
による特性向上を効率よく行い、高性能な薄膜トランジ
スタを損傷なく得ることができる薄膜トランジスタの製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、非単結晶シリコンからなる半導体層の
上に、ゲート絶縁膜を間に介してゲート電極が形成され
た薄膜トランジスタの製造方法であって、絶縁性基板上
に該半導体層を形成する工程と、該半導体層の上に、
水、水素または水素イオンを含んだゲート絶縁膜を形成
する工程と、該ゲート絶縁膜の上に、ゲート電極を形成
する工程と、該半導体層、該ゲート絶縁膜および該ゲー
ト電極が形成された基板に対して、該半導体層に負の電
位を、該ゲート電極に正の電位を印加して、該ゲート絶
縁膜中に含まれる水、水素または水素イオンを半導体層
中に導入して、該半導体層を水素化する工程とを含み、
そのことにより上記目的が達成される。
タの製造方法は、非単結晶シリコンからなる半導体層の
上に、ゲート絶縁膜を間に介してゲート電極が形成され
た薄膜トランジスタの製造方法であって、絶縁性基板上
に該半導体層を形成する工程と、該半導体層の上に、
水、水素または水素イオンを含んだゲート絶縁膜を形成
する工程と、該ゲート絶縁膜の上に、ゲート電極を形成
する工程と、該半導体層、該ゲート絶縁膜および該ゲー
ト電極が形成された基板に対して、該半導体層に負の電
位を、該ゲート電極に正の電位を印加して、該ゲート絶
縁膜中に含まれる水、水素または水素イオンを半導体層
中に導入して、該半導体層を水素化する工程とを含み、
そのことにより上記目的が達成される。
【００１１】本発明の半導体装置の製造方法は、ゲート
電極の上に、ゲート絶縁膜を間に介して非単結晶シリコ
ンからなる半導体層が形成された薄膜トランジスタの製
造方法であって、絶縁性基板上に該ゲート電極を形成す
る工程と、該ゲート電極を覆うように、水、水素または
水素イオンを含んだゲート絶縁膜を形成する工程と、該
ゲート絶縁膜の上に、該半導体層を形成する工程と、該
ゲート電極、該ゲート絶縁膜および該半導体層が形成さ
れた基板に対して、該半導体層に負の電位を、該ゲート
電極に正の電位を印加して、該ゲート絶縁膜中に含まれ
る水、水素または水素イオンを半導体層中に導入して、
該半導体層を水素化する工程とを含み、そのことにより
上記目的が達成される。
電極の上に、ゲート絶縁膜を間に介して非単結晶シリコ
ンからなる半導体層が形成された薄膜トランジスタの製
造方法であって、絶縁性基板上に該ゲート電極を形成す
る工程と、該ゲート電極を覆うように、水、水素または
水素イオンを含んだゲート絶縁膜を形成する工程と、該
ゲート絶縁膜の上に、該半導体層を形成する工程と、該
ゲート電極、該ゲート絶縁膜および該半導体層が形成さ
れた基板に対して、該半導体層に負の電位を、該ゲート
電極に正の電位を印加して、該ゲート絶縁膜中に含まれ
る水、水素または水素イオンを半導体層中に導入して、
該半導体層を水素化する工程とを含み、そのことにより
上記目的が達成される。
【００１２】
【作用】本発明によれば、ＭＯＳ（金属−酸化膜−半導
体層）型薄膜トランジスタにおいて、チャンネル領域と
なる非単結晶シリコン半導体層と、ゲート電極とが、
水、水素または水素イオンを含んだゲート絶縁膜を間に
挟んで形成されている。その半導体層に負の電位を、ゲ
ート電極に正の電位を印加することにより、ゲート絶縁
膜中の水または水素が水素イオンとして半導体層に引き
寄せられて、半導体層中に導入される。よって、非単結
晶シリコン（非晶質シリコン、微結晶シリコンまたは多
結晶シリコン）半導体層に存在するダングリングボンド
が終端化される。
体層）型薄膜トランジスタにおいて、チャンネル領域と
なる非単結晶シリコン半導体層と、ゲート電極とが、
水、水素または水素イオンを含んだゲート絶縁膜を間に
挟んで形成されている。その半導体層に負の電位を、ゲ
ート電極に正の電位を印加することにより、ゲート絶縁
膜中の水または水素が水素イオンとして半導体層に引き
寄せられて、半導体層中に導入される。よって、非単結
晶シリコン（非晶質シリコン、微結晶シリコンまたは多
結晶シリコン）半導体層に存在するダングリングボンド
が終端化される。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。
ついて説明する。
【００１４】（実施例１）図１（ｈ）に、本発明の一実
施例を用いて作製したＴＦＴの断面図を示す。このＴＦ
Ｔは、絶縁性基板１上に、ｎ型半導体層８（ソース領域
・ドレイン領域）および真性半導体層７（チャンネル領
域）を有する多結晶シリコン半導体層が形成され、真性
半導体層７の上には、ＴＥＯＳ−ＳｉＯ2からなるゲー
ト絶縁膜５が形成されている。その上に、Ａｌを含む合
金からなるゲート電極６が形成され、ゲート電極６を覆
ってＳｉＯ2からなる層間絶縁膜９が形成されている。
層間絶縁膜９の上には、Ａｌを含む合金からなるソース
電極１１が形成されて、層間絶縁膜９に形成されたコン
タクトホールを介してソース領域８と電気的に接続され
ている。さらに、層間絶縁膜９上には、Ａｌを含む合金
からなるドレイン電極１３が形成されて、層間絶縁膜９
に形成されたコンタクトホールを介してドレイン領域８
と電気的に接続されている。ゲート電極６は、層間絶縁
膜に形成されたコンタクトホールを介して、Ａｌを含む
合金からなるゲート電極１２と電気的に接続されてい
る。最上層には窒化シリコンからなる保護膜１４が形成
されている。 このような構成のアクティブマトリクス
基板は、図１（ａ）〜（ｈ）に示すような製造工程によ
り作製することができる。
施例を用いて作製したＴＦＴの断面図を示す。このＴＦ
Ｔは、絶縁性基板１上に、ｎ型半導体層８（ソース領域
・ドレイン領域）および真性半導体層７（チャンネル領
域）を有する多結晶シリコン半導体層が形成され、真性
半導体層７の上には、ＴＥＯＳ−ＳｉＯ2からなるゲー
ト絶縁膜５が形成されている。その上に、Ａｌを含む合
金からなるゲート電極６が形成され、ゲート電極６を覆
ってＳｉＯ2からなる層間絶縁膜９が形成されている。
層間絶縁膜９の上には、Ａｌを含む合金からなるソース
電極１１が形成されて、層間絶縁膜９に形成されたコン
タクトホールを介してソース領域８と電気的に接続され
ている。さらに、層間絶縁膜９上には、Ａｌを含む合金
からなるドレイン電極１３が形成されて、層間絶縁膜９
に形成されたコンタクトホールを介してドレイン領域８
と電気的に接続されている。ゲート電極６は、層間絶縁
膜に形成されたコンタクトホールを介して、Ａｌを含む
合金からなるゲート電極１２と電気的に接続されてい
る。最上層には窒化シリコンからなる保護膜１４が形成
されている。 このような構成のアクティブマトリクス
基板は、図１（ａ）〜（ｈ）に示すような製造工程によ
り作製することができる。
【００１５】まず、図１（ａ）に示すように、絶縁性基
板１の上に、膜厚３００〜１５００オングストローム程
度の多結晶シリコン（ｐ−Ｓｉ）膜２を形成する。
板１の上に、膜厚３００〜１５００オングストローム程
度の多結晶シリコン（ｐ−Ｓｉ）膜２を形成する。
【００１６】次に、図１（ｂ）に示すように、基板１の
ほぼ全面上に、膜厚８００〜１５００オングストローム
程度のＴＥＯＳ−ＳｉＯ2からなる絶縁膜３を形成し、
その上に、Ａｌを含む合金などからなる導電膜４を、厚
み１０００〜３０００オングストローム程度に積層す
る。ここで、絶縁膜３としては、ＴＥＯＳ−ＳｉＯ2の
代わりに水素化窒化シリコン膜を形成してもよい。
ほぼ全面上に、膜厚８００〜１５００オングストローム
程度のＴＥＯＳ−ＳｉＯ2からなる絶縁膜３を形成し、
その上に、Ａｌを含む合金などからなる導電膜４を、厚
み１０００〜３０００オングストローム程度に積層す
る。ここで、絶縁膜３としては、ＴＥＯＳ−ＳｉＯ2の
代わりに水素化窒化シリコン膜を形成してもよい。
【００１７】次に、図１（ｃ）に示すように、絶縁膜３
および導電層４を所定の形状に加工して、ゲート絶縁膜
５およびゲート電極６を形成する。
および導電層４を所定の形状に加工して、ゲート絶縁膜
５およびゲート電極６を形成する。
【００１８】その後、図１（ｄ）に示すように、ゲート
電極６をマスクとして、多結晶シリコン膜２に、イオン
注入法によりリン、ヒ素、アンチモン等のｎ型不純物を
注入することにより、ｎ型半導体層８（ソース領域およ
びドレイン領域）を形成する。この時の注入条件は、例
えば、加速電圧６０〜１００ｋｅＶ、ドーズ量１０15〜
１０16ions／ｃｍ2とすることができる。この時、ゲー
ト電極６の遮へい効果によって、ゲート電極６の下の部
分には不純物はドーピングされず、真性半導体層７とな
る。ｐ型半導体層を形成する場合には、ｎ型不純物の代
わりに、ホウ素などのｐ型不純物を注入することができ
る。
電極６をマスクとして、多結晶シリコン膜２に、イオン
注入法によりリン、ヒ素、アンチモン等のｎ型不純物を
注入することにより、ｎ型半導体層８（ソース領域およ
びドレイン領域）を形成する。この時の注入条件は、例
えば、加速電圧６０〜１００ｋｅＶ、ドーズ量１０15〜
１０16ions／ｃｍ2とすることができる。この時、ゲー
ト電極６の遮へい効果によって、ゲート電極６の下の部
分には不純物はドーピングされず、真性半導体層７とな
る。ｐ型半導体層を形成する場合には、ｎ型不純物の代
わりに、ホウ素などのｐ型不純物を注入することができ
る。
【００１９】次に、基板温度５００〜７００℃とし、窒
素雰囲気下中で１〜３時間熱アニールを行って、前記工
程で多結晶シリコン膜２中にイオン注入された不純物を
活性化させる。
素雰囲気下中で１〜３時間熱アニールを行って、前記工
程で多結晶シリコン膜２中にイオン注入された不純物を
活性化させる。
【００２０】次に、図１（ｅ）に示すように、ゲート電
極６が正、真性半導体層７（多結晶シリコン膜）が負と
なるように電界を印加する。この時の電界の強さは、ゲ
ート絶縁膜５にかかる電界強度が１〜１０ＭＶ／ｃｍ程
度であるのが望ましい。電界印加時間は、５分〜１８０
分程度とするのがよい。このように電界を印加すると、
ゲート絶縁膜５中に含まれる水または水素が水素イオン
として真性半導体層７に引き寄せられ、真性半導体層７
中に導入されて、真性半導体層７が水素化される。
極６が正、真性半導体層７（多結晶シリコン膜）が負と
なるように電界を印加する。この時の電界の強さは、ゲ
ート絶縁膜５にかかる電界強度が１〜１０ＭＶ／ｃｍ程
度であるのが望ましい。電界印加時間は、５分〜１８０
分程度とするのがよい。このように電界を印加すると、
ゲート絶縁膜５中に含まれる水または水素が水素イオン
として真性半導体層７に引き寄せられ、真性半導体層７
中に導入されて、真性半導体層７が水素化される。
【００２１】その後、図１（ｆ）に示すように、真性半
導体層７およびｎ型半導体層８を所望の形状に加工し、
素子部分を覆うようにＳｉＯ2を膜厚３０００〜５００
０オングストローム程度積層し、層間絶縁膜９とする。
導体層７およびｎ型半導体層８を所望の形状に加工し、
素子部分を覆うようにＳｉＯ2を膜厚３０００〜５００
０オングストローム程度積層し、層間絶縁膜９とする。
【００２２】続いて、図１（ｇ）に示すように、層間絶
縁膜９の所定部分を除去して、ｎ型半導体層８およびゲ
ート電極６に達するようなコンタクトホールを形成す
る。
縁膜９の所定部分を除去して、ｎ型半導体層８およびゲ
ート電極６に達するようなコンタクトホールを形成す
る。
【００２３】次に、厚み１０００〜３０００オングスト
ローム程度のＡｌを含む合金を積層し、図１（ｇ）に示
すような所定の形状に加工して、ソース領域８に通じる
ソース電極１１、ドレイン領域８に通じるドレイン電極
１３およびゲート電極６に通じるゲート電極１２を形成
する。
ローム程度のＡｌを含む合金を積層し、図１（ｇ）に示
すような所定の形状に加工して、ソース領域８に通じる
ソース電極１１、ドレイン領域８に通じるドレイン電極
１３およびゲート電極６に通じるゲート電極１２を形成
する。
【００２４】その後、ソース電極１１、ドレイン電極１
３およびゲート電極１２を覆うように、窒化シリコンか
らなる保護膜１４を形成する。
３およびゲート電極１２を覆うように、窒化シリコンか
らなる保護膜１４を形成する。
【００２５】この実施例においては、多結晶半導体層の
水素化を効率よく行うことができ、結晶の欠陥を減少さ
せることができた。また、ＴＥＯＳ−ＳｉＯ2または水
素を含む窒化シリコン膜をそのままゲート絶縁膜として
使用しているので、工程数を増やすことなくＴＦＴの高
性能化を実現することができた。さらに、ＴＦＴの損傷
などは見られなかった。
水素化を効率よく行うことができ、結晶の欠陥を減少さ
せることができた。また、ＴＥＯＳ−ＳｉＯ2または水
素を含む窒化シリコン膜をそのままゲート絶縁膜として
使用しているので、工程数を増やすことなくＴＦＴの高
性能化を実現することができた。さらに、ＴＦＴの損傷
などは見られなかった。
【００２６】（実施例２）図２（ｈ）に、本発明の他の
実施例を用いて作製したＴＦＴの断面図を示す。このＴ
ＦＴは、ゲート絶縁膜２５が、水素を含むシリコン酸化
膜からなる第１のゲート絶縁膜５ａと、二酸化シリコン
膜または窒化シリコン膜（ＳｉＮX）からなる第２のゲ
ート絶縁膜５ｂとから構成されている。この図におい
て、同じ機能を有する部分は、図１と同じ番号で示し
た。
実施例を用いて作製したＴＦＴの断面図を示す。このＴ
ＦＴは、ゲート絶縁膜２５が、水素を含むシリコン酸化
膜からなる第１のゲート絶縁膜５ａと、二酸化シリコン
膜または窒化シリコン膜（ＳｉＮX）からなる第２のゲ
ート絶縁膜５ｂとから構成されている。この図におい
て、同じ機能を有する部分は、図１と同じ番号で示し
た。
【００２７】このＴＦＴは、図２（ａ）〜（ｈ）に示す
ような製造工程により作製することができる。
ような製造工程により作製することができる。
【００２８】まず、図２（ａ）に示すように、絶縁性基
板１に実施例１と同様にして、厚み３００〜１５００オ
ングストローム程度の多結晶シリコン膜２を形成する。
板１に実施例１と同様にして、厚み３００〜１５００オ
ングストローム程度の多結晶シリコン膜２を形成する。
【００２９】次に、多結晶シリコン膜２の表面をウェッ
ト酸化して、図２（ｂ）に示すように、多結晶シリコン
膜２の上に水素を含んだシリコン酸化膜３ａを厚み１０
０〜５００オングストローム程度に形成した後、８００
〜１５００オングストローム程度のＳｉＯ2またはＳｉ
ＮXからなる膜３ｂを積層する。その上に、Ａｌを含む
合金などからなる導電膜４を、厚み１０００〜３０００
オングストローム程度に積層する。
ト酸化して、図２（ｂ）に示すように、多結晶シリコン
膜２の上に水素を含んだシリコン酸化膜３ａを厚み１０
０〜５００オングストローム程度に形成した後、８００
〜１５００オングストローム程度のＳｉＯ2またはＳｉ
ＮXからなる膜３ｂを積層する。その上に、Ａｌを含む
合金などからなる導電膜４を、厚み１０００〜３０００
オングストローム程度に積層する。
【００３０】次に、図２（ｃ）に示すように、絶縁膜３
ａ、３ｂおよび導電層４を所定の形状に加工して、ゲー
ト絶縁膜２５およびゲート電極６を形成する。
ａ、３ｂおよび導電層４を所定の形状に加工して、ゲー
ト絶縁膜２５およびゲート電極６を形成する。
【００３１】その後、図２（ｄ）に示すように、ゲート
電極６をマスクとして、多結晶シリコン膜２に、イオン
注入法によりリン、ヒ素、アンチモン等のｎ型不純物を
注入することにより、ｎ型半導体層８（ソース領域およ
びドレイン領域）を形成する。この時の注入条件は、例
えば、加速電圧６０〜１００ｋｅＶ、ドーズ量１０15〜
１０16ions／ｃｍ2とすることができる。この時、ゲー
ト電極６の遮へい効果によって、ゲート電極６の下の部
分には不純物はドーピングされず、真性半導体層７とな
る。ｐ型半導体層を形成する場合には、ｎ型不純物の代
わりに、ホウ素などのｐ型不純物を注入することができ
る。
電極６をマスクとして、多結晶シリコン膜２に、イオン
注入法によりリン、ヒ素、アンチモン等のｎ型不純物を
注入することにより、ｎ型半導体層８（ソース領域およ
びドレイン領域）を形成する。この時の注入条件は、例
えば、加速電圧６０〜１００ｋｅＶ、ドーズ量１０15〜
１０16ions／ｃｍ2とすることができる。この時、ゲー
ト電極６の遮へい効果によって、ゲート電極６の下の部
分には不純物はドーピングされず、真性半導体層７とな
る。ｐ型半導体層を形成する場合には、ｎ型不純物の代
わりに、ホウ素などのｐ型不純物を注入することができ
る。
【００３２】次に、基板温度５００〜７００℃とし、窒
素雰囲気下中で１〜３時間熱アニールを行って、前記工
程で多結晶シリコン膜２中にイオン注入された不純物を
活性化させる。
素雰囲気下中で１〜３時間熱アニールを行って、前記工
程で多結晶シリコン膜２中にイオン注入された不純物を
活性化させる。
【００３３】次に、図２（ｅ）に示すように、ゲート電
極６が正、真性半導体層７（多結晶シリコン膜）が負と
なるように電界を印加する。この時の電界の強さは、ゲ
ート絶縁膜２５にかかる電界強度が１〜１０ＭＶ／ｃｍ
程度であるのが望ましい。電界印加時間は、５分〜１８
０分程度とするのがよい。このように電界を印加する
と、ゲート絶縁膜２５中に含まれる水または水素が水素
イオンとして真性半導体層７に引き寄せられ、真性半導
体層７中に導入されて、真性半導体層７が水素化され
る。
極６が正、真性半導体層７（多結晶シリコン膜）が負と
なるように電界を印加する。この時の電界の強さは、ゲ
ート絶縁膜２５にかかる電界強度が１〜１０ＭＶ／ｃｍ
程度であるのが望ましい。電界印加時間は、５分〜１８
０分程度とするのがよい。このように電界を印加する
と、ゲート絶縁膜２５中に含まれる水または水素が水素
イオンとして真性半導体層７に引き寄せられ、真性半導
体層７中に導入されて、真性半導体層７が水素化され
る。
【００３４】その後、図２（ｆ）に示すように、真性半
導体層７およびｎ型半導体層８を所望の形状に加工し、
素子部分を覆うようにＳｉＯ2を膜厚３０００〜５００
０オングストローム程度積層し、層間絶縁膜９とする。
導体層７およびｎ型半導体層８を所望の形状に加工し、
素子部分を覆うようにＳｉＯ2を膜厚３０００〜５００
０オングストローム程度積層し、層間絶縁膜９とする。
【００３５】続いて、図２（ｇ）に示すように、層間絶
縁膜９の所定部分を除去して、ｎ型半導体層８およびゲ
ート電極６に達するようなコンタクトホールを形成す
る。
縁膜９の所定部分を除去して、ｎ型半導体層８およびゲ
ート電極６に達するようなコンタクトホールを形成す
る。
【００３６】次に、厚み１０００〜３０００オングスト
ローム程度のＡｌを含む合金を積層し、図２（ｇ）に示
すような所定の形状に加工して、ソース領域８に通じる
ソース電極１１、ドレイン領域８に通じるドレイン電極
１３およびゲート電極６に通じるゲート電極１２を形成
する。
ローム程度のＡｌを含む合金を積層し、図２（ｇ）に示
すような所定の形状に加工して、ソース領域８に通じる
ソース電極１１、ドレイン領域８に通じるドレイン電極
１３およびゲート電極６に通じるゲート電極１２を形成
する。
【００３７】その後、ソース電極１１、ドレイン電極１
３およびゲート電極１２を覆うように、窒化シリコンか
らなる保護膜１４を形成する。
３およびゲート電極１２を覆うように、窒化シリコンか
らなる保護膜１４を形成する。
【００３８】この実施例においても、多結晶シリコン半
導体層の水素化を効率よく行うことができ、結晶の欠陥
を減少させることができた。また、水素を含む窒化シリ
コン膜を第１のゲート絶縁膜５ａとして使用し、二酸化
シリコン膜または窒化シリコン膜を第２のゲート絶縁膜
５ｂとして形成しているので、水または水素を含む絶縁
膜が単層で形成されている場合よりも、厚膜で絶縁性の
良い絶縁膜が形成できる。
導体層の水素化を効率よく行うことができ、結晶の欠陥
を減少させることができた。また、水素を含む窒化シリ
コン膜を第１のゲート絶縁膜５ａとして使用し、二酸化
シリコン膜または窒化シリコン膜を第２のゲート絶縁膜
５ｂとして形成しているので、水または水素を含む絶縁
膜が単層で形成されている場合よりも、厚膜で絶縁性の
良い絶縁膜が形成できる。
【００３９】（実施例３）図３（ｈ）に、本発明の他の
実施例を用いて作製したＴＦＴの断面図を示す。このＴ
ＦＴは、絶縁性基板３１上に、Ａｌを含む合金からなる
ゲート電極３２が形成され、その上を覆うようにＴＥＯ
Ｓ−ＳｉＯ2からなるゲート絶縁膜３３が形成されてい
る。ゲート絶縁膜３３の上には、ｎ型半導体層３７（ソ
ース領域・ドレイン領域）および真性半導体層３６（チ
ャンネル領域）を有する多結晶シリコン半導体層が形成
され、真性半導体層３６はゲート電極３２と対向してい
る。真性半導体層３６の上には、ＳｉＯ2またはＳｉＮX
からなる絶縁膜３５が形成されている。絶縁膜３５の端
部を覆い、かつ、互いに離隔して、Ａｌを含む合金から
なるソース電極３８およびドレイン電極３９が形成さ
れ、ソース電極３８、ドレイン電極３９および絶縁膜３
５を覆うようにして窒化シリコンからなる保護膜４０が
形成されている。
実施例を用いて作製したＴＦＴの断面図を示す。このＴ
ＦＴは、絶縁性基板３１上に、Ａｌを含む合金からなる
ゲート電極３２が形成され、その上を覆うようにＴＥＯ
Ｓ−ＳｉＯ2からなるゲート絶縁膜３３が形成されてい
る。ゲート絶縁膜３３の上には、ｎ型半導体層３７（ソ
ース領域・ドレイン領域）および真性半導体層３６（チ
ャンネル領域）を有する多結晶シリコン半導体層が形成
され、真性半導体層３６はゲート電極３２と対向してい
る。真性半導体層３６の上には、ＳｉＯ2またはＳｉＮX
からなる絶縁膜３５が形成されている。絶縁膜３５の端
部を覆い、かつ、互いに離隔して、Ａｌを含む合金から
なるソース電極３８およびドレイン電極３９が形成さ
れ、ソース電極３８、ドレイン電極３９および絶縁膜３
５を覆うようにして窒化シリコンからなる保護膜４０が
形成されている。
【００４０】このＴＦＴは、図３（ａ）〜（ｇ）に示す
ような製造工程により作製することができる。
ような製造工程により作製することができる。
【００４１】まず、図３（ａ）に示すように、絶縁性基
板１の上に、Ａｌを含む合金からなるゲート電極３２を
厚み１０００〜３０００オングストローム程度に形成す
る。次に、図３（ｂ）に示すように、ＴＥＯＳ−ＳｉＯ
2からなるゲート絶縁膜３３を厚み８００〜１５００オ
ングストローム程度に積層する。ここで、ゲート絶縁膜
３３としては、ＴＥＯＳ−ＳｉＯ2の代わりに水素化窒
化シリコン膜を形成してもよい。その後、膜厚３００〜
１５００オングストローム程度の多結晶シリコン（ｐ−
Ｓｉ）膜３４を形成する。
板１の上に、Ａｌを含む合金からなるゲート電極３２を
厚み１０００〜３０００オングストローム程度に形成す
る。次に、図３（ｂ）に示すように、ＴＥＯＳ−ＳｉＯ
2からなるゲート絶縁膜３３を厚み８００〜１５００オ
ングストローム程度に積層する。ここで、ゲート絶縁膜
３３としては、ＴＥＯＳ−ＳｉＯ2の代わりに水素化窒
化シリコン膜を形成してもよい。その後、膜厚３００〜
１５００オングストローム程度の多結晶シリコン（ｐ−
Ｓｉ）膜３４を形成する。
【００４２】次に、厚み１０００〜３０００オングスト
ローム程度のＳｉＯ2またはＳｉＮXからなる絶縁膜３５
を積層し、図３（ｃ）に示すような所定の形状に加工す
る。その後、図３（ｄ）に示すように、絶縁膜３５をマ
スクとして、多結晶シリコン膜３３に、イオン注入法に
よりリン、ヒ素、アンチモン等のｎ型不純物を注入する
ことにより、ｎ型半導体層３７（ソース領域およびドレ
イン領域）を形成する。この時の注入条件は、例えば、
加速電圧６０〜１００ｋｅＶ、ドーズ量１０ 15〜１０16
ions／ｃｍ2とすることができる。この時、絶縁膜３５
の遮へい効果によって、絶縁膜３５の下の部分には不純
物はドーピングされず、真性半導体層３６となる。ｐ型
半導体層を形成する場合には、ｎ型不純物の代わりに、
ホウ素などのｐ型不純物を注入することができる。
ローム程度のＳｉＯ2またはＳｉＮXからなる絶縁膜３５
を積層し、図３（ｃ）に示すような所定の形状に加工す
る。その後、図３（ｄ）に示すように、絶縁膜３５をマ
スクとして、多結晶シリコン膜３３に、イオン注入法に
よりリン、ヒ素、アンチモン等のｎ型不純物を注入する
ことにより、ｎ型半導体層３７（ソース領域およびドレ
イン領域）を形成する。この時の注入条件は、例えば、
加速電圧６０〜１００ｋｅＶ、ドーズ量１０ 15〜１０16
ions／ｃｍ2とすることができる。この時、絶縁膜３５
の遮へい効果によって、絶縁膜３５の下の部分には不純
物はドーピングされず、真性半導体層３６となる。ｐ型
半導体層を形成する場合には、ｎ型不純物の代わりに、
ホウ素などのｐ型不純物を注入することができる。
【００４３】次に、基板温度５００〜７００℃とし、窒
素雰囲気下中で１〜３時間熱アニールを行って、前記工
程で多結晶シリコン膜２中にイオン注入された不純物を
活性化させる。
素雰囲気下中で１〜３時間熱アニールを行って、前記工
程で多結晶シリコン膜２中にイオン注入された不純物を
活性化させる。
【００４４】次に、図３（ｅ）に示すように、ゲート電
極３２が正、真性半導体層３６（多結晶シリコン膜）が
負となるように電界を印加する。この時の電界の強さ
は、ゲート絶縁膜３３にかかる電界強度が１〜１０ＭＶ
／ｃｍ程度であるのが望ましい。電界印加時間は、５分
〜１８０分程度とするのがよい。このように電界を印加
すると、ゲート絶縁膜３３中に含まれる水または水素が
水素イオンとして真性半導体層７に引き寄せられ、真性
半導体層３６中に導入されて、真性半導体層３６が水素
化される。
極３２が正、真性半導体層３６（多結晶シリコン膜）が
負となるように電界を印加する。この時の電界の強さ
は、ゲート絶縁膜３３にかかる電界強度が１〜１０ＭＶ
／ｃｍ程度であるのが望ましい。電界印加時間は、５分
〜１８０分程度とするのがよい。このように電界を印加
すると、ゲート絶縁膜３３中に含まれる水または水素が
水素イオンとして真性半導体層７に引き寄せられ、真性
半導体層３６中に導入されて、真性半導体層３６が水素
化される。
【００４５】その後、図３（ｆ）に示すように、真性半
導体層３６およびｎ型半導体層３７を所望の形状に加工
する。その上に、絶縁膜３５の端部とｎ型半導体層３７
とを覆うようにＡｌを含む合金を厚み１０００〜３００
０オングストローム程度に積層して導電層を形成する。
この導電層を、図３（ｆ）に示すような所定の形状に加
工して、ソース電極３８およびドレイン電極３９を形成
する。
導体層３６およびｎ型半導体層３７を所望の形状に加工
する。その上に、絶縁膜３５の端部とｎ型半導体層３７
とを覆うようにＡｌを含む合金を厚み１０００〜３００
０オングストローム程度に積層して導電層を形成する。
この導電層を、図３（ｆ）に示すような所定の形状に加
工して、ソース電極３８およびドレイン電極３９を形成
する。
【００４６】その後、ソ−ス電極３８、ドレイン電極３
９および絶縁膜３４を覆うように、窒化シリコンからな
る保護膜４０を形成する。
９および絶縁膜３４を覆うように、窒化シリコンからな
る保護膜４０を形成する。
【００４７】この実施例においては、多結晶半導体層の
水素化を効率よく行うことができ、結晶の欠陥を減少さ
せることができた。また、ＴＥＯＳ−ＳｉＯ2または水
素を含む窒化シリコン膜をそのままゲート絶縁膜として
使用しているので、工程数を増やすことなくＴＦＴの高
性能化を実現することができた。さらに、ＴＦＴの損傷
などは見られなかった。
水素化を効率よく行うことができ、結晶の欠陥を減少さ
せることができた。また、ＴＥＯＳ−ＳｉＯ2または水
素を含む窒化シリコン膜をそのままゲート絶縁膜として
使用しているので、工程数を増やすことなくＴＦＴの高
性能化を実現することができた。さらに、ＴＦＴの損傷
などは見られなかった。
【００４８】この実施例においても、多結晶シリコン半
導体層の水素化を効率よく行うことができ、結晶の欠陥
を減少させることができた。
導体層の水素化を効率よく行うことができ、結晶の欠陥
を減少させることができた。
【００４９】以上、本発明の実施例について、具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。例えば、チャネルとな
る半導体層の少なくとも一部が非単結晶シリコン半導体
層であるトランジスタであれば多結晶シリコン半導体層
以外でも適用することができ、微結晶シリコン半導体
層、あるいはスパッタリング法や蒸着法などで形成した
水素化が不十分な非晶質シリコン半導体層を有するトラ
ンジスタに適用することもできる。
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。例えば、チャネルとな
る半導体層の少なくとも一部が非単結晶シリコン半導体
層であるトランジスタであれば多結晶シリコン半導体層
以外でも適用することができ、微結晶シリコン半導体
層、あるいはスパッタリング法や蒸着法などで形成した
水素化が不十分な非晶質シリコン半導体層を有するトラ
ンジスタに適用することもできる。
【００５０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、工程数を増やすことなく非単結晶シリコン半
導体層中に存在するダングリングボンドなどの多数の欠
陥を効率よく減少させることができる。この方法によれ
ば、ＴＦＴの損傷が生じないので、高性能なアクティブ
マトリックス型液晶表示装置を生産性よく得ることがで
きる。
によれば、工程数を増やすことなく非単結晶シリコン半
導体層中に存在するダングリングボンドなどの多数の欠
陥を効率よく減少させることができる。この方法によれ
ば、ＴＦＴの損傷が生じないので、高性能なアクティブ
マトリックス型液晶表示装置を生産性よく得ることがで
きる。
【図１】本発明の実施例１の製造工程を示す断面図であ
る。
る。
【図２】本発明の実施例２の製造工程を示す断面図であ
る。
る。
【図３】本発明の実施例３の製造工程を示す断面図であ
る。
る。
１、３１ 絶縁性基板 ７、３６ 真性半導体層（チャンネル領域） ８、３７ ｎ型半導体層（ソース領域、ドレイン領域） ５、３３ ゲート絶縁膜 ５ａ 第１のゲート絶縁膜 ５ｂ 第２のゲート絶縁膜 ６、３２ ゲート電極 ９ 層間絶縁膜 １１、３８ ソース電極 １３、３９ ドレイン電極 １４、４０ 保護膜 ３５ 絶縁膜
Claims (2)
- 【請求項１】 非単結晶シリコンからなる半導体層の上
に、ゲート絶縁膜を間に介してゲート電極が形成された
薄膜トランジスタの製造方法であって、 絶縁性基板上に該半導体層を形成する工程と、 該半導体層の上に、水、水素または水素イオンを含んだ
ゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上に、ゲート電極を形成する工程と、 該半導体層、該ゲート絶縁膜および該ゲート電極が形成
された基板に対して、該半導体層に負の電位を、該ゲー
ト電極に正の電位を印加して、該ゲート絶縁膜中に含ま
れる水、水素または水素イオンを半導体層中に導入し
て、該半導体層を水素化する工程と、 を含む半導体装置の製造方法。 - 【請求項２】 ゲート電極の上に、ゲート絶縁膜を間に
介して非単結晶シリコンからなる半導体層が形成された
薄膜トランジスタの製造方法であって、 絶縁性基板上に該ゲート電極を形成する工程と、 該ゲート電極を覆うように、水、水素または水素イオン
を含んだゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上に、該半導体層を形成する工程と、 該ゲート電極、該ゲート絶縁膜および該半導体層が形成
された基板に対して、該半導体層に負の電位を、該ゲー
ト電極に正の電位を印加して、該ゲート絶縁膜中に含ま
れる水、水素または水素イオンを半導体層中に導入し
て、該半導体層を水素化する工程と、 を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10331393A JP2898167B2 (ja) | 1993-04-28 | 1993-04-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10331393A JP2898167B2 (ja) | 1993-04-28 | 1993-04-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314697A JPH06314697A (ja) | 1994-11-08 |
| JP2898167B2 true JP2898167B2 (ja) | 1999-05-31 |
Family
ID=14350719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10331393A Expired - Fee Related JP2898167B2 (ja) | 1993-04-28 | 1993-04-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2898167B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945923A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 薄膜トランジスタとその製造方法 |
| JP3107024B2 (ja) | 1997-12-09 | 2000-11-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP4382375B2 (ja) * | 2003-03-13 | 2009-12-09 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタの製造方法 |
| JP2008182063A (ja) * | 2007-01-25 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-04-28 JP JP10331393A patent/JP2898167B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314697A (ja) | 1994-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990225 |
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