JPH06163580A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06163580A JPH06163580A JP31244392A JP31244392A JPH06163580A JP H06163580 A JPH06163580 A JP H06163580A JP 31244392 A JP31244392 A JP 31244392A JP 31244392 A JP31244392 A JP 31244392A JP H06163580 A JPH06163580 A JP H06163580A
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Abstract
(57)【要約】
【目的】 半導体層を形成する多結晶シリコンの良好な
結晶性および膜質均一性が良好で、オフ電流を安定に低
減し得る、薄膜トランジスタの製造方法を提供する。 【構成】 ゲート電極５をマスクとして用い、半導体層
３の両最外領域（ソース電極およびドレイン電極）７
ａ、７ｂと低濃度不純物領域６、６とに不純物イオンを
注入すると同時に、中性イオンをこの不純物イオンより
も高濃度となるように注入して非晶質化する第１の工程
と、半導体層３の両最外領域７ａ、７ｂ以外の部分を覆
ってレジストを形成し、このレジストをマスクとして、
半導体層３の両最外領域７ａ、７ｂに第１の工程で注入
した不純物イオンと同一導電型の不純物イオンを第１の
工程で注入した不純物イオンの濃度よりも高濃度となる
ように注入する第２の工程と、半導体層３を熱処理して
第１の工程で非晶質化された部分を多結晶化する第３の
工程とを含む。
結晶性および膜質均一性が良好で、オフ電流を安定に低
減し得る、薄膜トランジスタの製造方法を提供する。 【構成】 ゲート電極５をマスクとして用い、半導体層
３の両最外領域（ソース電極およびドレイン電極）７
ａ、７ｂと低濃度不純物領域６、６とに不純物イオンを
注入すると同時に、中性イオンをこの不純物イオンより
も高濃度となるように注入して非晶質化する第１の工程
と、半導体層３の両最外領域７ａ、７ｂ以外の部分を覆
ってレジストを形成し、このレジストをマスクとして、
半導体層３の両最外領域７ａ、７ｂに第１の工程で注入
した不純物イオンと同一導電型の不純物イオンを第１の
工程で注入した不純物イオンの濃度よりも高濃度となる
ように注入する第２の工程と、半導体層３を熱処理して
第１の工程で非晶質化された部分を多結晶化する第３の
工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置のスイッ
チング素子あるいはスタティックＲＡＭ（ＳＲＡＭ）の
メモリセル内の負荷素子等に用いられる薄膜トランジス
タ（ＴＦＴ）の製造方法に関する。
チング素子あるいはスタティックＲＡＭ（ＳＲＡＭ）の
メモリセル内の負荷素子等に用いられる薄膜トランジス
タ（ＴＦＴ）の製造方法に関する。
【０００２】
【従来の技術】上述したＴＦＴは、完全ＣＭＯＳ型のＳ
ＲＡＭにおけるメモリセル内の負荷素子やアクティブマ
トリクス型の液晶表示装置のスイッチング素子に広く用
いられている。このＴＦＴのオフ電流（リーク電流）は
充分に低いことが要求される。それは、ＴＦＴがＳＲＡ
Ｍに用いられる場合には消費電流を低減する必要があ
り、また液晶表示装置に用いられる場合には充電された
電荷を１フレームの間保持する必要があるからである。
ＲＡＭにおけるメモリセル内の負荷素子やアクティブマ
トリクス型の液晶表示装置のスイッチング素子に広く用
いられている。このＴＦＴのオフ電流（リーク電流）は
充分に低いことが要求される。それは、ＴＦＴがＳＲＡ
Ｍに用いられる場合には消費電流を低減する必要があ
り、また液晶表示装置に用いられる場合には充電された
電荷を１フレームの間保持する必要があるからである。
【０００３】ＴＦＴのオフ電流を低減するために、例え
ば図１０に示すようなＬＤＤ（lightly doped drain）
構造の半導体層を有するＴＦＴが提案されている（M.Ya
zakiet al., Jpn. J. of Appl. Phys. Vol.31(1992)pp.
206-209）。
ば図１０に示すようなＬＤＤ（lightly doped drain）
構造の半導体層を有するＴＦＴが提案されている（M.Ya
zakiet al., Jpn. J. of Appl. Phys. Vol.31(1992)pp.
206-209）。
【０００４】このＴＦＴは、絶縁性基板１上に多結晶シ
リコンからなる半導体層３が形成されており、半導体層
３を覆うようにゲート絶縁膜４が形成されている。ゲー
ト絶縁膜４の上にはゲート電極５が形成されている。上
記半導体層３は複数、例えば５つの領域に区分されてい
て、両最外領域の一方にはソース電極７ａ、他方にはド
レイン電極７ｂが形成され、各々の内側には低濃度不純
物領域６、６が形成され、さらに低濃度不純物領域６、
６の間で挟まれかつゲート電極５の下側にはチャネル領
域１２が形成されている。
リコンからなる半導体層３が形成されており、半導体層
３を覆うようにゲート絶縁膜４が形成されている。ゲー
ト絶縁膜４の上にはゲート電極５が形成されている。上
記半導体層３は複数、例えば５つの領域に区分されてい
て、両最外領域の一方にはソース電極７ａ、他方にはド
レイン電極７ｂが形成され、各々の内側には低濃度不純
物領域６、６が形成され、さらに低濃度不純物領域６、
６の間で挟まれかつゲート電極５の下側にはチャネル領
域１２が形成されている。
【０００５】このような構造を有するＴＦＴは以下のよ
うに形成される。まず絶縁性基板１上に減圧化学蒸着
（ＬＰＣＶＤ）法によって多結晶シリコンを１０００オ
ングストロームの厚さに形成し、これをパターニングし
て半導体層３を形成する。次いで、１１５０℃の加熱雰
囲気下で、半導体層３の表面を酸化して酸化シリコンか
らなるゲート絶縁膜４を１２００オングストロームの厚
さに形成し、その後ゲート絶縁膜４の中央部上側にゲー
ト電極５を形成する。
うに形成される。まず絶縁性基板１上に減圧化学蒸着
（ＬＰＣＶＤ）法によって多結晶シリコンを１０００オ
ングストロームの厚さに形成し、これをパターニングし
て半導体層３を形成する。次いで、１１５０℃の加熱雰
囲気下で、半導体層３の表面を酸化して酸化シリコンか
らなるゲート絶縁膜４を１２００オングストロームの厚
さに形成し、その後ゲート絶縁膜４の中央部上側にゲー
ト電極５を形成する。
【０００６】次に、ゲート電極５をマスクとして半導体
層３にリン（Ｐ）を１００ｋｅＶ、２×１０13ｃｍ-2の
条件でイオン注入する。続いて、ゲート電極５およびそ
の周辺部を覆うようにレジストを形成した後、このレジ
ストをマスクとしてリンを１００ｋｅＶ、３×１０15ｃ
ｍ-2の条件で半導体層３にイオン注入する。その後、１
０００℃の加熱雰囲気下で、２０分間の熱処理を施すこ
とにより半導体層３に注入した不純物の活性化を行い、
その後所定の工程を経て半導体層３がＬＤＤ構造となっ
たＴＦＴを得る。
層３にリン（Ｐ）を１００ｋｅＶ、２×１０13ｃｍ-2の
条件でイオン注入する。続いて、ゲート電極５およびそ
の周辺部を覆うようにレジストを形成した後、このレジ
ストをマスクとしてリンを１００ｋｅＶ、３×１０15ｃ
ｍ-2の条件で半導体層３にイオン注入する。その後、１
０００℃の加熱雰囲気下で、２０分間の熱処理を施すこ
とにより半導体層３に注入した不純物の活性化を行い、
その後所定の工程を経て半導体層３がＬＤＤ構造となっ
たＴＦＴを得る。
【０００７】
【発明が解決しようとする課題】ところで、半導体層３
の形成においては、ＴＦＴのオン電流を確保しつつオフ
電流の低減効果を最大とするため、低濃度不純物領域
６、６のイオン注入量はチャネル領域に注入して閾値電
圧（threshold voltage、Ｖth）を制御するのに必要な
注入量よりは多く、かつ高濃度不純物領域であるソース
電極７ａおよびドレイン電極７ｂを形成するのに必要な
値よりは少なくなるように決められる。
の形成においては、ＴＦＴのオン電流を確保しつつオフ
電流の低減効果を最大とするため、低濃度不純物領域
６、６のイオン注入量はチャネル領域に注入して閾値電
圧（threshold voltage、Ｖth）を制御するのに必要な
注入量よりは多く、かつ高濃度不純物領域であるソース
電極７ａおよびドレイン電極７ｂを形成するのに必要な
値よりは少なくなるように決められる。
【０００８】一般に、Ｖthを制御するのに必要なイオン
注入量としては１０12ｃｍ-2オーダーであり、この注入
量で半導体層３にイオン注入を行った場合には半導体層
３を形成する多結晶シリコンへのダメージは微量なの
で、後の熱処理工程で結晶性が完全に回復する。一方、
高濃度不純物領域を形成するのに必要なイオン注入量と
しては１０15ｃｍ-2オーダーであり、この注入量で半導
体層３にイオン注入を行った場合には半導体層３を形成
する多結晶シリコンは完全に非晶質化されるが、後の熱
処理工程で固相結晶化するので、結晶性が完全に回復す
るという特徴がある。
注入量としては１０12ｃｍ-2オーダーであり、この注入
量で半導体層３にイオン注入を行った場合には半導体層
３を形成する多結晶シリコンへのダメージは微量なの
で、後の熱処理工程で結晶性が完全に回復する。一方、
高濃度不純物領域を形成するのに必要なイオン注入量と
しては１０15ｃｍ-2オーダーであり、この注入量で半導
体層３にイオン注入を行った場合には半導体層３を形成
する多結晶シリコンは完全に非晶質化されるが、後の熱
処理工程で固相結晶化するので、結晶性が完全に回復す
るという特徴がある。
【０００９】しかしながら、低濃度不純物領域６、６を
形成するためのイオン注入量は、上述したように１０12
ｃｍ-2オーダーの値と１０15ｃｍ-2オーダーの値との間
の１０13ｃｍ-2オーダーの値に選択されている。この注
入量で半導体層３にイオン注入を行った場合には、１０
12ｃｍ-2オーダーよりも高濃度であるので、多結晶シリ
コンへのダメージは大きく、後の工程で熱処理を行って
も結晶性は完全に回復せず、半導体層３中に多くの欠陥
を残し、膜質のバラツキも大きくなるという問題があ
る。また、一般的に、ＴＦＴのオフ電流は低濃度不純物
領域とチャネル領域との間の接合性で決まるが、従来の
ＴＦＴにおいては上述したように多結晶シリコンの結晶
性が悪いためにオフ電流が増加し、また膜質のバラツキ
に伴いオフ電流のバラツキも増大するので、安定したオ
フ電流が得られないという欠点があった。
形成するためのイオン注入量は、上述したように１０12
ｃｍ-2オーダーの値と１０15ｃｍ-2オーダーの値との間
の１０13ｃｍ-2オーダーの値に選択されている。この注
入量で半導体層３にイオン注入を行った場合には、１０
12ｃｍ-2オーダーよりも高濃度であるので、多結晶シリ
コンへのダメージは大きく、後の工程で熱処理を行って
も結晶性は完全に回復せず、半導体層３中に多くの欠陥
を残し、膜質のバラツキも大きくなるという問題があ
る。また、一般的に、ＴＦＴのオフ電流は低濃度不純物
領域とチャネル領域との間の接合性で決まるが、従来の
ＴＦＴにおいては上述したように多結晶シリコンの結晶
性が悪いためにオフ電流が増加し、また膜質のバラツキ
に伴いオフ電流のバラツキも増大するので、安定したオ
フ電流が得られないという欠点があった。
【００１０】本発明は、上記課題を解決すべくなされた
ものであり、半導体層を形成する多結晶シリコンの結晶
性および膜質均一性が良好であり、オフ電流を安定して
低減し得る薄膜トランジスタの製造方法を提供すること
を目的とする。
ものであり、半導体層を形成する多結晶シリコンの結晶
性および膜質均一性が良好であり、オフ電流を安定して
低減し得る薄膜トランジスタの製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁膜を間に介してゲート電極と対向
する多結晶シリコンからなる半導体層が複数の領域に区
分され、両最外領域の一方に不純物を高濃度に含有する
ソース電極が、他方に不純物を高濃度に含有するドレイ
ン電極が形成され、中央部にチャネル領域が、該ソース
電極と該チャネル領域との間および該ドレイン電極と該
チャネル領域との間の少なくとも一方に低濃度不純物領
域が形成された薄膜トランジスタの製造方法において、
該ゲート電極をマスクとして用い、またはチャネル領域
形成部を覆って該半導体層の上にレジストを形成して該
レジストをマスクとして用い、該半導体層の両最外領域
と低濃度不純物領域とに不純物イオンを注入すると同時
に、中性イオンを該不純物イオンよりも高濃度となるよ
うに注入して非晶質化する工程と、該半導体層の低濃度
不純物領域を覆って該半導体層の上にレジストを形成し
て該ゲート電極と該レジストとをマスクとして用い、ま
たは該半導体層の両最外領域以外の部分を覆ってレジス
トを形成して該レジストをマスクとして用い、該半導体
層の両最外領域に、該両最外領域と低濃度不純物領域と
に注入する不純物イオンと同一導電型の不純物イオンを
該低濃度不純物領域よりも高濃度となるように注入する
工程と、該半導体層を熱処理して非晶質化された部分を
多結晶化する工程とを含み、そのことにより上記目的が
達成される。
タの製造方法は、絶縁膜を間に介してゲート電極と対向
する多結晶シリコンからなる半導体層が複数の領域に区
分され、両最外領域の一方に不純物を高濃度に含有する
ソース電極が、他方に不純物を高濃度に含有するドレイ
ン電極が形成され、中央部にチャネル領域が、該ソース
電極と該チャネル領域との間および該ドレイン電極と該
チャネル領域との間の少なくとも一方に低濃度不純物領
域が形成された薄膜トランジスタの製造方法において、
該ゲート電極をマスクとして用い、またはチャネル領域
形成部を覆って該半導体層の上にレジストを形成して該
レジストをマスクとして用い、該半導体層の両最外領域
と低濃度不純物領域とに不純物イオンを注入すると同時
に、中性イオンを該不純物イオンよりも高濃度となるよ
うに注入して非晶質化する工程と、該半導体層の低濃度
不純物領域を覆って該半導体層の上にレジストを形成し
て該ゲート電極と該レジストとをマスクとして用い、ま
たは該半導体層の両最外領域以外の部分を覆ってレジス
トを形成して該レジストをマスクとして用い、該半導体
層の両最外領域に、該両最外領域と低濃度不純物領域と
に注入する不純物イオンと同一導電型の不純物イオンを
該低濃度不純物領域よりも高濃度となるように注入する
工程と、該半導体層を熱処理して非晶質化された部分を
多結晶化する工程とを含み、そのことにより上記目的が
達成される。
【００１２】本発明の薄膜トランジスタの製造方法はま
た、絶縁膜を間に介してゲート電極と対向する多結晶シ
リコンからなる半導体層が複数の領域に区分され、両最
外領域の一方に不純物を高濃度に含有するソース電極
が、他方に不純物を高濃度に含有するドレイン電極が形
成され、中央部にチャネル領域が、該ソース電極と該チ
ャネル領域との間および該ドレイン電極と該チャネル領
域との間の少なくとも一方に低濃度不純物領域が形成さ
れた薄膜トランジスタの製造方法において、該半導体層
の高濃度不純物領域を覆って該半導体層の上にレジスト
を形成して該ゲート電極と該レジストとをマスクとして
用い、または該半導体層の低濃度不純物領域以外の部分
を覆ってレジストを形成して該レジストをマスクとして
用い、低濃度不純物領域に不純物イオンを注入すると同
時に、中性イオンを該不純物イオンよりも高濃度となる
ように注入して非晶質化する工程と、該半導体層の低濃
度不純物領域を覆って該半導体層の上にレジストを形成
して該ゲート電極と該レジストとをマスクとして用い、
または該半導体層の両最外領域以外の部分を覆ってレジ
ストを形成して該レジストをマスクとして用い、該半導
体層の両最外領域に低濃度不純物領域に注入する不純物
イオンと同一導電型の不純物イオンを低濃度不純物領域
よりも高濃度となるように注入する工程と、該半導体層
を熱処理して非晶質化された部分を多結晶化する工程と
を含み、そのことにより上記目的が達成される。
た、絶縁膜を間に介してゲート電極と対向する多結晶シ
リコンからなる半導体層が複数の領域に区分され、両最
外領域の一方に不純物を高濃度に含有するソース電極
が、他方に不純物を高濃度に含有するドレイン電極が形
成され、中央部にチャネル領域が、該ソース電極と該チ
ャネル領域との間および該ドレイン電極と該チャネル領
域との間の少なくとも一方に低濃度不純物領域が形成さ
れた薄膜トランジスタの製造方法において、該半導体層
の高濃度不純物領域を覆って該半導体層の上にレジスト
を形成して該ゲート電極と該レジストとをマスクとして
用い、または該半導体層の低濃度不純物領域以外の部分
を覆ってレジストを形成して該レジストをマスクとして
用い、低濃度不純物領域に不純物イオンを注入すると同
時に、中性イオンを該不純物イオンよりも高濃度となる
ように注入して非晶質化する工程と、該半導体層の低濃
度不純物領域を覆って該半導体層の上にレジストを形成
して該ゲート電極と該レジストとをマスクとして用い、
または該半導体層の両最外領域以外の部分を覆ってレジ
ストを形成して該レジストをマスクとして用い、該半導
体層の両最外領域に低濃度不純物領域に注入する不純物
イオンと同一導電型の不純物イオンを低濃度不純物領域
よりも高濃度となるように注入する工程と、該半導体層
を熱処理して非晶質化された部分を多結晶化する工程と
を含み、そのことにより上記目的が達成される。
【００１３】
【作用】本発明の薄膜トランジスタの製造方法において
は、多結晶シリコンからなる半導体層に不純物イオンと
この不純物イオンよりも高濃度の中性イオンとを半導体
層に注入することにより低濃度不純物領域を形成し、後
の工程でこの半導体層に熱処理を施す。このとき、中性
イオンの注入で完全に非晶質化された半導体層は、後の
工程の熱処理で完全に結晶性を回復し、再び多結晶シリ
コンとなる。
は、多結晶シリコンからなる半導体層に不純物イオンと
この不純物イオンよりも高濃度の中性イオンとを半導体
層に注入することにより低濃度不純物領域を形成し、後
の工程でこの半導体層に熱処理を施す。このとき、中性
イオンの注入で完全に非晶質化された半導体層は、後の
工程の熱処理で完全に結晶性を回復し、再び多結晶シリ
コンとなる。
【００１４】
【実施例】以下、本発明を実施例に基づいて説明する。
【００１５】図１は本実施例のＴＦＴの製造方法で得ら
れるＴＦＴの断面図であり、図２〜図８は本実施例のＴ
ＦＴの製造方法における一工程を示す断面図である。
れるＴＦＴの断面図であり、図２〜図８は本実施例のＴ
ＦＴの製造方法における一工程を示す断面図である。
【００１６】このＴＦＴは、絶縁性基板１上に半導体層
３が形成され、半導体層３を覆うようにゲート絶縁膜４
が形成されている。ゲート絶縁膜４の上部中央にはゲー
ト電極５が設けられている。半導体層３は５つの領域に
区分されていて、両最外領域の一方にはソース電極７
ａ、他方にはドレイン電極７ｂが形成され、各々の内側
には低濃度不純物領域６、６が形成され、さらに低濃度
不純物領域６、６の間で挟まれかつゲート電極５の下側
にはチャネル領域１２が形成されている。これらが形成
された絶縁性基板１を覆うように層間絶縁膜９が形成さ
れており、またソース電極７ａおよびドレイン電極７ｂ
には、外部配線と電気的に接続するためのコンタクトホ
ール１０ａおよび１０ｂが形成されている。
３が形成され、半導体層３を覆うようにゲート絶縁膜４
が形成されている。ゲート絶縁膜４の上部中央にはゲー
ト電極５が設けられている。半導体層３は５つの領域に
区分されていて、両最外領域の一方にはソース電極７
ａ、他方にはドレイン電極７ｂが形成され、各々の内側
には低濃度不純物領域６、６が形成され、さらに低濃度
不純物領域６、６の間で挟まれかつゲート電極５の下側
にはチャネル領域１２が形成されている。これらが形成
された絶縁性基板１を覆うように層間絶縁膜９が形成さ
れており、またソース電極７ａおよびドレイン電極７ｂ
には、外部配線と電気的に接続するためのコンタクトホ
ール１０ａおよび１０ｂが形成されている。
【００１７】上述した構造を有するＴＦＴは、以下のよ
うに製造される。
うに製造される。
【００１８】まず、絶縁性基板１上に多結晶シリコンか
らなる半導体層３を次のように形成する。すなわち図１
に示すように、ＬＰＣＶＤ法により非晶質シリコン２ａ
を８０ｎｍの厚さに形成した後、図２に示すように、窒
素ガス雰囲気下、熱処理を行い多結晶化させて多結晶シ
リコン２ｂを形成する。多結晶シリコン２ｂは、図４に
示すように通常の方法で素子領域を残してパターニング
を行い、半導体層３とする。ここで、非晶質シリコン膜
２ａの形成条件としては、原料ガスとしてジシラン（Ｓ
ｉ2Ｈ6）１００sccmと窒素ガス４００sccmとを使用し、
反応温度４５０℃、圧力５０Ｐａとした。また、熱処理
条件としては、加熱温度６００℃、加熱時間２４時間と
した。なお、本実施例においては非晶質シリコン膜２ａ
をＬＰＣＶＤ法により形成したが、その他に光ＣＶＤ
法、プラズマＣＶＤ法、スパッタ法等を用いてもよく、
このような方法により直接多結晶シリコン２ｂを形成し
てもよい。非晶質シリコン膜２ａに熱処理を施して固相
結晶化させる手法は一般に用いられているが、この熱処
理は電気炉加熱やランプ加熱によって行い得るし、レー
ザー光照射による処理も可能である。なお、本実施例に
おいては半導体層３を多結晶シリコン２ｂから形成した
が、その他に多結晶シリコンゲルマニウム、多結晶ゲル
マニウム等からも形成することができる。
らなる半導体層３を次のように形成する。すなわち図１
に示すように、ＬＰＣＶＤ法により非晶質シリコン２ａ
を８０ｎｍの厚さに形成した後、図２に示すように、窒
素ガス雰囲気下、熱処理を行い多結晶化させて多結晶シ
リコン２ｂを形成する。多結晶シリコン２ｂは、図４に
示すように通常の方法で素子領域を残してパターニング
を行い、半導体層３とする。ここで、非晶質シリコン膜
２ａの形成条件としては、原料ガスとしてジシラン（Ｓ
ｉ2Ｈ6）１００sccmと窒素ガス４００sccmとを使用し、
反応温度４５０℃、圧力５０Ｐａとした。また、熱処理
条件としては、加熱温度６００℃、加熱時間２４時間と
した。なお、本実施例においては非晶質シリコン膜２ａ
をＬＰＣＶＤ法により形成したが、その他に光ＣＶＤ
法、プラズマＣＶＤ法、スパッタ法等を用いてもよく、
このような方法により直接多結晶シリコン２ｂを形成し
てもよい。非晶質シリコン膜２ａに熱処理を施して固相
結晶化させる手法は一般に用いられているが、この熱処
理は電気炉加熱やランプ加熱によって行い得るし、レー
ザー光照射による処理も可能である。なお、本実施例に
おいては半導体層３を多結晶シリコン２ｂから形成した
が、その他に多結晶シリコンゲルマニウム、多結晶ゲル
マニウム等からも形成することができる。
【００１９】次に図５に示すように、ＣＶＤ法により酸
化シリコン（ＳｉＯ2）を堆積することによりゲート絶
縁膜４を８５ｎｍの厚さに形成する。ゲート絶縁膜４の
上部中央には、Ｐドープドシリコン膜（リン（Ｐ）が高
濃度にドーピングされたＮ型多結晶シリコン膜）からな
るゲート電極５を４５０ｎｍの厚さに形成する。
化シリコン（ＳｉＯ2）を堆積することによりゲート絶
縁膜４を８５ｎｍの厚さに形成する。ゲート絶縁膜４の
上部中央には、Ｐドープドシリコン膜（リン（Ｐ）が高
濃度にドーピングされたＮ型多結晶シリコン膜）からな
るゲート電極５を４５０ｎｍの厚さに形成する。
【００２０】続いて図６に示すように、ゲート電極５を
マスクとして、半導体層３に不純物イオンおよび中性イ
オンを順次注入することにより多結晶シリコンを完全に
非晶質化する。このとき、不純物イオンとしてはリン
（Ｐ）を使用し、加速電圧８０ｋｅＶとし、注入量が１
×１０13ｃｍ-2となるまで注入した。また、中性イオン
としてはケイ素（Ｓｉ）を使用し、加速電圧１２０ｋｅ
Ｖとし、注入量が１×１０15ｃｍ-2となるまで注入し
た。この場合、不純物イオンと中性イオンの注入順序を
逆にしてもよい。なお、本実施例においては不純物イオ
ンとしてリンを用いたが、本実施例のようにＮ型ＴＦＴ
を製造する場合にはその他にヒ素（Ａｓ）、アンチモン
（Ｓｂ）等を用いることができ、またＰ型ＴＦＴを製造
する場合にはホウ素（Ｂ）を用いることができる。ま
た、中性イオンとしてケイ素を使用したが、その他にゲ
ルマニウム（Ｇｅ）等を用いてもよい。
マスクとして、半導体層３に不純物イオンおよび中性イ
オンを順次注入することにより多結晶シリコンを完全に
非晶質化する。このとき、不純物イオンとしてはリン
（Ｐ）を使用し、加速電圧８０ｋｅＶとし、注入量が１
×１０13ｃｍ-2となるまで注入した。また、中性イオン
としてはケイ素（Ｓｉ）を使用し、加速電圧１２０ｋｅ
Ｖとし、注入量が１×１０15ｃｍ-2となるまで注入し
た。この場合、不純物イオンと中性イオンの注入順序を
逆にしてもよい。なお、本実施例においては不純物イオ
ンとしてリンを用いたが、本実施例のようにＮ型ＴＦＴ
を製造する場合にはその他にヒ素（Ａｓ）、アンチモン
（Ｓｂ）等を用いることができ、またＰ型ＴＦＴを製造
する場合にはホウ素（Ｂ）を用いることができる。ま
た、中性イオンとしてケイ素を使用したが、その他にゲ
ルマニウム（Ｇｅ）等を用いてもよい。
【００２１】次いで図７に示すように、ゲート電極５お
よびその周辺部を覆うようにフォトレジスト８を形成
し、これをマスクとして半導体層３に上記不純物イオン
と同一導電型の不純物イオンを上記不純物イオンよりも
高濃度となるように注入する。本実施例においては、不
純物イオンとしてリンを使用し、加速電圧８０ｋｅＶと
し、注入量が１×１０15ｃｍ-2となるまで注入した。
よびその周辺部を覆うようにフォトレジスト８を形成
し、これをマスクとして半導体層３に上記不純物イオン
と同一導電型の不純物イオンを上記不純物イオンよりも
高濃度となるように注入する。本実施例においては、不
純物イオンとしてリンを使用し、加速電圧８０ｋｅＶと
し、注入量が１×１０15ｃｍ-2となるまで注入した。
【００２２】次に図８に示すように、ＣＶＤ法により酸
化シリコン（ＳｉＯ2）からなる層間絶縁膜９を５００
ｎｍの厚さに形成した後、窒素雰囲気中６００℃の加熱
下、２４時間の熱処理を行って半導体層３を固相結晶化
させる。この熱処理は前工程で注入した不純物を活性化
し、かつ完全に非晶質化した部分を完全に多結晶化する
ためのものである。本実施例においては窒素雰囲気中で
熱処理を行ったが、その他に酸素雰囲気等の酸化性雰囲
気中で処理してもよい。また、この場合の熱処理は上述
した熱処理工程と同様、電気炉加熱やランプ加熱によっ
て行い得るし、レーザー光照射による処理も可能であ
る。層間絶縁膜９を形成する前に、熱処理を施して非晶
質化した部分の多結晶化と不純物の活性化を行ってもよ
い。
化シリコン（ＳｉＯ2）からなる層間絶縁膜９を５００
ｎｍの厚さに形成した後、窒素雰囲気中６００℃の加熱
下、２４時間の熱処理を行って半導体層３を固相結晶化
させる。この熱処理は前工程で注入した不純物を活性化
し、かつ完全に非晶質化した部分を完全に多結晶化する
ためのものである。本実施例においては窒素雰囲気中で
熱処理を行ったが、その他に酸素雰囲気等の酸化性雰囲
気中で処理してもよい。また、この場合の熱処理は上述
した熱処理工程と同様、電気炉加熱やランプ加熱によっ
て行い得るし、レーザー光照射による処理も可能であ
る。層間絶縁膜９を形成する前に、熱処理を施して非晶
質化した部分の多結晶化と不純物の活性化を行ってもよ
い。
【００２３】これにより、半導体層３の両最外領域には
高濃度不純物領域７、７が形成され、その内側には低濃
度不純物領域６、６が形成され、さらに低濃度不純物領
域６、６で挟まれかつゲート電極５の下側にはチャネル
領域１２が形成されることになる。高濃度不純物領域
７、７のうち、一方はソース電極７ａ、他方はドレイン
電極７ｂとなる。なお、低濃度不純物領域６、６と高濃
度不純物領域７、７の形成順序を逆にしてもよく、この
場合にも低濃度不純物領域６、６の形成時に同時に中性
イオンを注入することで低濃度不純物領域６、６が完全
に非晶質化される。また、本発明においては、低濃度不
純物領域６、６のどちらか一方のみとしてもよい。
高濃度不純物領域７、７が形成され、その内側には低濃
度不純物領域６、６が形成され、さらに低濃度不純物領
域６、６で挟まれかつゲート電極５の下側にはチャネル
領域１２が形成されることになる。高濃度不純物領域
７、７のうち、一方はソース電極７ａ、他方はドレイン
電極７ｂとなる。なお、低濃度不純物領域６、６と高濃
度不純物領域７、７の形成順序を逆にしてもよく、この
場合にも低濃度不純物領域６、６の形成時に同時に中性
イオンを注入することで低濃度不純物領域６、６が完全
に非晶質化される。また、本発明においては、低濃度不
純物領域６、６のどちらか一方のみとしてもよい。
【００２４】最後に図９に示すように、コンタクトホー
ル１０を形成した後、Ａｌからなる配線１１を形成する
ことにより本実施例のＴＦＴを得る。
ル１０を形成した後、Ａｌからなる配線１１を形成する
ことにより本実施例のＴＦＴを得る。
【００２５】得られたＴＦＴは半導体層３の結晶性およ
び膜質均一性が著しく優れていることがわかる。また、
このＴＦＴのオフ電流は０．０５ｐＡであり、ＬＤＤ構
造の半導体層を有する従来のＴＦＴ（オフ電流約０．５
ｐＡ）に比べ著しく低減していることがわかる。
び膜質均一性が著しく優れていることがわかる。また、
このＴＦＴのオフ電流は０．０５ｐＡであり、ＬＤＤ構
造の半導体層を有する従来のＴＦＴ（オフ電流約０．５
ｐＡ）に比べ著しく低減していることがわかる。
【００２６】なお、本実施例においては、ゲート電極５
が半導体層３の上側にあるプレーナ型のＴＦＴを製造し
たが、本発明はこれに限らず、例えば図９に示すような
ＴＦＴの製造に適用することもできる。この場合には、
例えばゲート絶縁膜４を挟んで下側にゲート電極５を形
成し、上側にＬＤＤ構造となった半導体層３を形成すれ
ばよく、不純物イオンおよび中性イオンの注入をゲート
電極５の代わりにフォトレジストを用いて行う点が上記
実施例とは異なる。
が半導体層３の上側にあるプレーナ型のＴＦＴを製造し
たが、本発明はこれに限らず、例えば図９に示すような
ＴＦＴの製造に適用することもできる。この場合には、
例えばゲート絶縁膜４を挟んで下側にゲート電極５を形
成し、上側にＬＤＤ構造となった半導体層３を形成すれ
ばよく、不純物イオンおよび中性イオンの注入をゲート
電極５の代わりにフォトレジストを用いて行う点が上記
実施例とは異なる。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
の薄膜トランジスタの製造方法によれば、半導体層の低
濃度不純物領域を形成する際にも多結晶シリコンの結晶
性および膜質均一性を損なうことなく薄膜トランジスタ
を形成することができる。従って、得られる薄膜トラン
ジスタはオフ電流が一様に低減される。本製造方法によ
って製造された薄膜トランジスタは、表示品位に優れた
液晶表示装置や消費電流が低減されたＳＲＡＭに適用す
ることが可能である。
の薄膜トランジスタの製造方法によれば、半導体層の低
濃度不純物領域を形成する際にも多結晶シリコンの結晶
性および膜質均一性を損なうことなく薄膜トランジスタ
を形成することができる。従って、得られる薄膜トラン
ジスタはオフ電流が一様に低減される。本製造方法によ
って製造された薄膜トランジスタは、表示品位に優れた
液晶表示装置や消費電流が低減されたＳＲＡＭに適用す
ることが可能である。
【図１】本発明の実施例で製造される薄膜トランジスタ
の断面図である。
の断面図である。
【図２】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図３】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図４】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図５】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図６】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図７】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図８】本発明の実施例に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図９】実施例で製造される薄膜トランジスタの変形例
を示す断面図である。
を示す断面図である。
【図１０】従来の薄膜トランジスタの製造方法の一工程
を示す断面図である。
を示す断面図である。
１ 絶縁性基板 ３ 半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 低濃度不純物領域 ７ａ ソース電極 ７ｂ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265
Claims (2)
- 【請求項１】 絶縁膜を間に介してゲート電極と対向す
る多結晶シリコンからなる半導体層が複数の領域に区分
され、両最外領域の一方に不純物を高濃度に含有するソ
ース電極が、他方に不純物を高濃度に含有するドレイン
電極が形成され、中央部にチャネル領域が、該ソース電
極と該チャネル領域との間および該ドレイン電極と該チ
ャネル領域との間の少なくとも一方に低濃度不純物領域
が形成された薄膜トランジスタの製造方法において、 該ゲート電極をマスクとして用い、またはチャネル領域
形成部を覆って該半導体層の上にレジストを形成して該
レジストをマスクとして用い、該半導体層の両最外領域
と低濃度不純物領域とに不純物イオンを注入すると同時
に、中性イオンを該不純物イオンよりも高濃度となるよ
うに注入して非晶質化する工程と、 該半導体層の低濃度不純物領域を覆って該半導体層の上
にレジストを形成して該ゲート電極と該レジストとをマ
スクとして用い、または該半導体層の両最外領域以外の
部分を覆ってレジストを形成して該レジストをマスクと
して用い、該半導体層の両最外領域に、該両最外領域と
低濃度不純物領域とに注入する不純物イオンと同一導電
型の不純物イオンを該低濃度不純物領域よりも高濃度と
なるように注入する工程と、 該半導体層を熱処理して非晶質化された部分を多結晶化
する工程とを含む薄膜トランジスタの製造方法。 - 【請求項２】 絶縁膜を間に介してゲート電極と対向す
る多結晶シリコンからなる半導体層が複数の領域に区分
され、両最外領域の一方に不純物を高濃度に含有するソ
ース電極が、他方に不純物を高濃度に含有するドレイン
電極が形成され、中央部にチャネル領域が、該ソース電
極と該チャネル領域との間および該ドレイン電極と該チ
ャネル領域との間の少なくとも一方に低濃度不純物領域
が形成された薄膜トランジスタの製造方法において、 該半導体層の高濃度不純物領域を覆って該半導体層の上
にレジストを形成して該ゲート電極と該レジストとをマ
スクとして用い、または該半導体層の低濃度不純物領域
以外の部分を覆ってレジストを形成して該レジストをマ
スクとして用い、低濃度不純物領域に不純物イオンを注
入すると同時に、中性イオンを該不純物イオンよりも高
濃度となるように注入して非晶質化する工程と、 該半導体層の低濃度不純物領域を覆って該半導体層の上
にレジストを形成して該ゲート電極と該レジストとをマ
スクとして用い、または該半導体層の両最外領域以外の
部分を覆ってレジストを形成して該レジストをマスクと
して用い、該半導体層の両最外領域に低濃度不純物領域
に注入する不純物イオンと同一導電型の不純物イオンを
低濃度不純物領域よりも高濃度となるように注入する工
程と、 該半導体層を熱処理して非晶質化された部分を多結晶化
する工程とを含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31244392A JPH06163580A (ja) | 1992-11-20 | 1992-11-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31244392A JPH06163580A (ja) | 1992-11-20 | 1992-11-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163580A true JPH06163580A (ja) | 1994-06-10 |
Family
ID=18029265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31244392A Pending JPH06163580A (ja) | 1992-11-20 | 1992-11-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163580A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5693546A (en) * | 1995-06-12 | 1997-12-02 | Samsung Electronics Co., Ltd. | Methods of forming thin film transistors having lightly-doped drain and source regions therein |
| US6635900B1 (en) | 1995-06-01 | 2003-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor film having a single-crystal like region with no grain boundary |
| JP2005268792A (ja) * | 2004-03-16 | 2005-09-29 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイス製造方法、半導体デバイス、および装置 |
-
1992
- 1992-11-20 JP JP31244392A patent/JPH06163580A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5904513A (en) * | 1994-10-24 | 1999-05-18 | Micron Technology, Inc. | Method of forming thin film transistors |
| US5936262A (en) * | 1994-10-24 | 1999-08-10 | Micron Technology, Inc. | Thin film transistors |
| US6017782A (en) * | 1994-10-24 | 2000-01-25 | Micron Technology, Inc. | Thin film transistor and method of forming thin film transistors |
| US6214652B1 (en) | 1994-10-24 | 2001-04-10 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6420219B2 (en) | 1994-10-24 | 2002-07-16 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6635900B1 (en) | 1995-06-01 | 2003-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor film having a single-crystal like region with no grain boundary |
| US5693546A (en) * | 1995-06-12 | 1997-12-02 | Samsung Electronics Co., Ltd. | Methods of forming thin film transistors having lightly-doped drain and source regions therein |
| JP2005268792A (ja) * | 2004-03-16 | 2005-09-29 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイス製造方法、半導体デバイス、および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981130 |