JPH0684944A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0684944A JPH0684944A JP23246692A JP23246692A JPH0684944A JP H0684944 A JPH0684944 A JP H0684944A JP 23246692 A JP23246692 A JP 23246692A JP 23246692 A JP23246692 A JP 23246692A JP H0684944 A JPH0684944 A JP H0684944A
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- JP
- Japan
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- semiconductor layer
- polycrystalline silicon
- thin film
- film transistor
- boron
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Abstract
(57)【要約】
【目的】 多結晶シリコンの膜質を向上させ、オフ電流
が小さく、かつオン電流が大きい良好な特性を有し、し
かもその特性が均一性に優れたものとする。 【構成】 非晶質シリコン層２を熱処理して結晶化させ
ると、これによって結晶粒径が拡大した多結晶シリコン
層３′が得られる。更に酸化性雰囲気中で熱処理する
と、多結晶シリコン層３′の中に残存する欠陥が低減さ
れる。これにより、膜質に優れた多結晶シリコンからな
る半導体層３が形成されてオン電流が増大する。また、
半導体層３に注入する不純物としてほう素を用いると、
ほう素が軽いために、深さ方向になだらかな分布を有す
る状態でイオン注入される。これにより低濃度不純物領
域９ａ、９ｂの濃度が均一となり、特性が均一性をもつ
ようになる。
が小さく、かつオン電流が大きい良好な特性を有し、し
かもその特性が均一性に優れたものとする。 【構成】 非晶質シリコン層２を熱処理して結晶化させ
ると、これによって結晶粒径が拡大した多結晶シリコン
層３′が得られる。更に酸化性雰囲気中で熱処理する
と、多結晶シリコン層３′の中に残存する欠陥が低減さ
れる。これにより、膜質に優れた多結晶シリコンからな
る半導体層３が形成されてオン電流が増大する。また、
半導体層３に注入する不純物としてほう素を用いると、
ほう素が軽いために、深さ方向になだらかな分布を有す
る状態でイオン注入される。これにより低濃度不純物領
域９ａ、９ｂの濃度が均一となり、特性が均一性をもつ
ようになる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の液晶電
極を駆動するスイッチング素子として用いられる多結晶
シリコンからなる薄膜トランジスタに関する。
極を駆動するスイッチング素子として用いられる多結晶
シリコンからなる薄膜トランジスタに関する。
【０００２】
【従来の技術】上述した液晶表示装置に使用される薄膜
トランジスタには、以下の２つの特性が要求される。そ
の１つとしては、短時間に絵素電極へ電荷を充電する必
要があるためオン電流が大きいことである。もう１つと
しては、薄膜トランジスタを介して一旦充電した電荷を
保持すべくオフ電流が小さいことである。
トランジスタには、以下の２つの特性が要求される。そ
の１つとしては、短時間に絵素電極へ電荷を充電する必
要があるためオン電流が大きいことである。もう１つと
しては、薄膜トランジスタを介して一旦充電した電荷を
保持すべくオフ電流が小さいことである。
【０００３】このような特性を満足する薄膜トランジス
タ（ＴＦＴ）としては、移動度の高い電子をキャリアと
したＬＤＤ型のＮＭＯＳ−ＴＦＴが知られている（A Hi
gh-Resolution 0.7-in.-Diagonal TFT-LCD(T.Maekawa,e
t.al.SID 92 DIGEST,P.55,1992）。また、このＬＤＤ型
のＮＭＯＳ−ＴＦＴの作製方法としては、以下の方法が
知られている（Conduction Mechanism of Leakage Curr
ent Obserbed in Metal-Oxide-Semiconductor Transist
ors and Poly-Si Thin-Film Transistors(M.Yazaki et.
al.,Jpn.J.of Appl. Phys. Vol.31(1992)pp.206-20
9）。
タ（ＴＦＴ）としては、移動度の高い電子をキャリアと
したＬＤＤ型のＮＭＯＳ−ＴＦＴが知られている（A Hi
gh-Resolution 0.7-in.-Diagonal TFT-LCD(T.Maekawa,e
t.al.SID 92 DIGEST,P.55,1992）。また、このＬＤＤ型
のＮＭＯＳ−ＴＦＴの作製方法としては、以下の方法が
知られている（Conduction Mechanism of Leakage Curr
ent Obserbed in Metal-Oxide-Semiconductor Transist
ors and Poly-Si Thin-Film Transistors(M.Yazaki et.
al.,Jpn.J.of Appl. Phys. Vol.31(1992)pp.206-20
9）。
【０００４】即ち、図４に示すように、石英基板１１の
上にＬＰＣＶＤ法により多結晶シリコンを１０００オン
グストローム堆積する。次に、ＴＦＴ形成領域を残して
多結晶シリコンをパターニングして半導体層１３を得た
後、１１５０℃のＯ2雰囲気中で酸化し、続いて半導体
層１３の上に１２００オングストロームのゲート絶縁膜
１４を形成する。
上にＬＰＣＶＤ法により多結晶シリコンを１０００オン
グストローム堆積する。次に、ＴＦＴ形成領域を残して
多結晶シリコンをパターニングして半導体層１３を得た
後、１１５０℃のＯ2雰囲気中で酸化し、続いて半導体
層１３の上に１２００オングストロームのゲート絶縁膜
１４を形成する。
【０００５】次に、ゲート絶縁膜１４の上にドープド多
結晶シリコンを用いてゲート電極１５を形成した後、こ
のゲート電極１５をマスクとして半導体層１３にＰ（リ
ン）を以下の条件でイオン注入して、低濃度不純物領域
１９ａ、１９ｂ及び高濃度不純物領域１３ａ、１３ｂを
各々形成する。このとき、高濃度不純物領域３ａ、３ｂ
は、加速電圧を１００Ｋｅｖ、ドーズ量を５×１０15ｃ
ｍ-2とし、低濃度不純物領域９ａ、９ｂは、１００Ｋｅ
ｖ（加速電圧）、ドーズ量を２×１０13ｃｍ-2とした。
結晶シリコンを用いてゲート電極１５を形成した後、こ
のゲート電極１５をマスクとして半導体層１３にＰ（リ
ン）を以下の条件でイオン注入して、低濃度不純物領域
１９ａ、１９ｂ及び高濃度不純物領域１３ａ、１３ｂを
各々形成する。このとき、高濃度不純物領域３ａ、３ｂ
は、加速電圧を１００Ｋｅｖ、ドーズ量を５×１０15ｃ
ｍ-2とし、低濃度不純物領域９ａ、９ｂは、１００Ｋｅ
ｖ（加速電圧）、ドーズ量を２×１０13ｃｍ-2とした。
【０００６】次に、１０００℃で熱処理を３０分間施し
て、注入不純物の活性化を行う。
て、注入不純物の活性化を行う。
【０００７】このようにして作製されるＬＤＤ型のＮＭ
ＯＳ−ＴＦＴは、上述したように移動度の高い電子をキ
ャリアとしている。なお、ＬＤＤ型のＮＭＯＳ−ＴＦＴ
を採用した理由としては、従来においては多結晶シリコ
ンにダングリングボンドのような欠陥が多く存在して膜
質が余り良くないので、キャリアとしてホールに比べ電
子を用いる方が本質的に移動度を高くできて都合がよい
からである。
ＯＳ−ＴＦＴは、上述したように移動度の高い電子をキ
ャリアとしている。なお、ＬＤＤ型のＮＭＯＳ−ＴＦＴ
を採用した理由としては、従来においては多結晶シリコ
ンにダングリングボンドのような欠陥が多く存在して膜
質が余り良くないので、キャリアとしてホールに比べ電
子を用いる方が本質的に移動度を高くできて都合がよい
からである。
【０００８】
【発明が解決しようとする課題】ところで、ＬＤＤ型の
ＮＭＯＳ−ＴＦＴの場合は、一般には上述したＰの他に
Ａｓなどの不純物をイオン注入することにより作製され
るが、深さ方向の不純物濃度分布が急峻となり、また多
結晶シリコン膜厚等のバラツキに敏感に影響されるた
め、ＴＦＴ特性を左右する低濃度不純物領域の濃度を制
御するのが困難であった。その結果、低濃度不純物領域
の濃度にバラツキが生じ、オフ電流を小さく、かつオン
電流を大きくすることが困難であり、またオフ電流やオ
ン電流のバラツキが大きいものとなっていた。また、Ｌ
ＤＤ型のＮＭＯＳ−ＴＦＴを使用して液晶表示装置を製
造する場合、表示品質に優れた液晶表示装置を得るのが
困難であるという問題があった。
ＮＭＯＳ−ＴＦＴの場合は、一般には上述したＰの他に
Ａｓなどの不純物をイオン注入することにより作製され
るが、深さ方向の不純物濃度分布が急峻となり、また多
結晶シリコン膜厚等のバラツキに敏感に影響されるた
め、ＴＦＴ特性を左右する低濃度不純物領域の濃度を制
御するのが困難であった。その結果、低濃度不純物領域
の濃度にバラツキが生じ、オフ電流を小さく、かつオン
電流を大きくすることが困難であり、またオフ電流やオ
ン電流のバラツキが大きいものとなっていた。また、Ｌ
ＤＤ型のＮＭＯＳ−ＴＦＴを使用して液晶表示装置を製
造する場合、表示品質に優れた液晶表示装置を得るのが
困難であるという問題があった。
【０００９】本発明は、このような従来技術の課題を解
決すべくなされたものであり、多結晶シリコンの膜質を
向上させ、オフ電流が小さく、かつオン電流が大きい良
好な特性を有し、しかもその特性が均一性に優れたＬＤ
Ｄ型の薄膜トランジスタを形成することを目的とする。
決すべくなされたものであり、多結晶シリコンの膜質を
向上させ、オフ電流が小さく、かつオン電流が大きい良
好な特性を有し、しかもその特性が均一性に優れたＬＤ
Ｄ型の薄膜トランジスタを形成することを目的とする。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上に、一部を除いて不純物を注入して
なるＬＤＤ構造の半導体層が形成された薄膜トランジス
タにおいて、該半導体層が、非晶質シリコンに第１の熱
処理を行って非晶質シリコンを結晶化させた後、酸化性
雰囲気中で第１の熱処理温度より高い温度で第２の熱処
理を行って形成された多結晶シリコンからなり、かつ、
不純物にほう素を使用して形成されており、そのことに
より上記目的が達成される。
タは、絶縁性基板上に、一部を除いて不純物を注入して
なるＬＤＤ構造の半導体層が形成された薄膜トランジス
タにおいて、該半導体層が、非晶質シリコンに第１の熱
処理を行って非晶質シリコンを結晶化させた後、酸化性
雰囲気中で第１の熱処理温度より高い温度で第２の熱処
理を行って形成された多結晶シリコンからなり、かつ、
不純物にほう素を使用して形成されており、そのことに
より上記目的が達成される。
【００１１】
【作用】非晶質シリコンを熱処理して結晶化させると、
これによって結晶粒径が拡大する。更に酸化性雰囲気中
で熱処理すると、多結晶シリコン中に残存する欠陥が低
減される。これにより、膜質に優れた多結晶シリコンが
形成されてオン電流が増大する。
これによって結晶粒径が拡大する。更に酸化性雰囲気中
で熱処理すると、多結晶シリコン中に残存する欠陥が低
減される。これにより、膜質に優れた多結晶シリコンが
形成されてオン電流が増大する。
【００１２】また、不純物としてほう素を用いると、そ
のほう素が軽いために、深さ方向になだらかな分布を有
する状態でイオン注入される。これにより半導体層の不
純物領域の濃度が均一となり、特性が均一性をもつよう
になる。
のほう素が軽いために、深さ方向になだらかな分布を有
する状態でイオン注入される。これにより半導体層の不
純物領域の濃度が均一となり、特性が均一性をもつよう
になる。
【００１３】
【実施例】以下に本発明の実施例を具体的に説明する。
【００１４】図１（ｈ）に本実施例の薄膜トランジスタ
を示す。この薄膜トランジスタは、絶縁性基板としての
石英基板１の上に形成された多結晶シリコンからなる半
導体層３を有する。この半導体層は、当初、非晶質シリ
コンからなり、その非晶質シリコンに第１の熱処理を行
って非晶質シリコンを結晶化した後、酸化性雰囲気中で
第１の熱処理温度より高い温度で第２の熱処理を行って
多結晶シリコンとされている。
を示す。この薄膜トランジスタは、絶縁性基板としての
石英基板１の上に形成された多結晶シリコンからなる半
導体層３を有する。この半導体層は、当初、非晶質シリ
コンからなり、その非晶質シリコンに第１の熱処理を行
って非晶質シリコンを結晶化した後、酸化性雰囲気中で
第１の熱処理温度より高い温度で第２の熱処理を行って
多結晶シリコンとされている。
【００１５】この半導体層３は、５つの領域に区分され
ている。両方の最外領域にはＰ型の不純物であるほう素
を高濃度で含有したソース拡散領域３ａ及びドレイン拡
散領域３ｂが形成され、該ソース拡散領域３ａに隣接し
て同様のほう素を低濃度で含有したＰ型の低濃度不純物
領域９ａが、ドレイン拡散領域３ｂに隣接してほう素を
低濃度で含有したＰ型の低濃度不純物領域９ｂが形成さ
れている。中央の領域は不純物の注入のない多結晶シリ
コンのままとなっている。つまり、この半導体層３は、
ＬＤＤ構造に形成されている。
ている。両方の最外領域にはＰ型の不純物であるほう素
を高濃度で含有したソース拡散領域３ａ及びドレイン拡
散領域３ｂが形成され、該ソース拡散領域３ａに隣接し
て同様のほう素を低濃度で含有したＰ型の低濃度不純物
領域９ａが、ドレイン拡散領域３ｂに隣接してほう素を
低濃度で含有したＰ型の低濃度不純物領域９ｂが形成さ
れている。中央の領域は不純物の注入のない多結晶シリ
コンのままとなっている。つまり、この半導体層３は、
ＬＤＤ構造に形成されている。
【００１６】上記半導体層３を覆って基板１のほぼ全面
にゲート絶縁膜４が形成され、ゲート絶縁膜４の上に
は、半導体層３の中央領域である多結晶シリコンのまま
の部分の上方部分にゲート電極５が形成されている。こ
のゲート電極５を覆って上記ゲート絶縁膜４の上には、
ほぼ全面に層間絶縁膜６が形成されている。上記ソース
拡散領域３ａ及びドレイン拡散領域３ｂの上には、層間
絶縁膜６とゲート絶縁膜４とを貫通してコンタクトホー
ルが形成され、このコンタクトホールに一部を充填して
Ａｌ配線７、７が形成されている。
にゲート絶縁膜４が形成され、ゲート絶縁膜４の上に
は、半導体層３の中央領域である多結晶シリコンのまま
の部分の上方部分にゲート電極５が形成されている。こ
のゲート電極５を覆って上記ゲート絶縁膜４の上には、
ほぼ全面に層間絶縁膜６が形成されている。上記ソース
拡散領域３ａ及びドレイン拡散領域３ｂの上には、層間
絶縁膜６とゲート絶縁膜４とを貫通してコンタクトホー
ルが形成され、このコンタクトホールに一部を充填して
Ａｌ配線７、７が形成されている。
【００１７】この構成の薄膜トランジスタは、以下のよ
うにして作製される。
うにして作製される。
【００１８】先ず、図１（ａ）に示すように、石英基板
１の上に、例えばＬＰＣＶＤ法により、非晶質シリコン
層２を１１００オングストローム堆積する。
１の上に、例えばＬＰＣＶＤ法により、非晶質シリコン
層２を１１００オングストローム堆積する。
【００１９】次に、その非晶質シリコン層２が形成され
た石英基板１を、温度が６００℃のＮ2雰囲気中で２４
時間、第１の熱処理を行って結晶化させる。これによ
り、図１（ｂ）に示すように非晶質シリコン層２は多結
晶シリコン層３′となる。このとき、結晶粒径は３〜５
μｍまで拡大させる。この第１の熱処理の段階では、多
結晶シリコン層３′にはまだ多数の欠陥が存在する。
た石英基板１を、温度が６００℃のＮ2雰囲気中で２４
時間、第１の熱処理を行って結晶化させる。これによ
り、図１（ｂ）に示すように非晶質シリコン層２は多結
晶シリコン層３′となる。このとき、結晶粒径は３〜５
μｍまで拡大させる。この第１の熱処理の段階では、多
結晶シリコン層３′にはまだ多数の欠陥が存在する。
【００２０】次に、石英基板１を、温度が１０５０℃の
Ｏ2雰囲気中で第２の熱処理を行って、図１（ｃ）に示
すように多結晶シリコン層３′を酸化させ、酸化膜３ｃ
を７００オングストロームの厚みに形成する。これによ
り、半導体層３が得られ、半導体層３の中に存在する欠
陥が低減される。なお、この第２の熱処理ではＯ2雰囲
気中で行っているが、他の酸化性雰囲気中、例えばＮ2
Ｏのような酸化性雰囲気中で熱処理してもよい。このよ
うにＯ2やＮ2Ｏのような酸化性雰囲気中で熱処理した場
合には、Ｎ2等の不活性ガス中で行うより、欠陥の低減
効率を高くできる利点がある。
Ｏ2雰囲気中で第２の熱処理を行って、図１（ｃ）に示
すように多結晶シリコン層３′を酸化させ、酸化膜３ｃ
を７００オングストロームの厚みに形成する。これによ
り、半導体層３が得られ、半導体層３の中に存在する欠
陥が低減される。なお、この第２の熱処理ではＯ2雰囲
気中で行っているが、他の酸化性雰囲気中、例えばＮ2
Ｏのような酸化性雰囲気中で熱処理してもよい。このよ
うにＯ2やＮ2Ｏのような酸化性雰囲気中で熱処理した場
合には、Ｎ2等の不活性ガス中で行うより、欠陥の低減
効率を高くできる利点がある。
【００２１】次に、図１（ｄ）に示すように、生成した
酸化膜３ｃを除去する。続いて、図１（ｅ）に示すよう
に薄膜トランジスタ形成領域を残して半導体層３をエッ
チングし、その半導体層３の上に、ＣＶＤ法でＳｉＯ2
膜を８５０オングストローム堆積してゲート絶縁膜４を
形成する。
酸化膜３ｃを除去する。続いて、図１（ｅ）に示すよう
に薄膜トランジスタ形成領域を残して半導体層３をエッ
チングし、その半導体層３の上に、ＣＶＤ法でＳｉＯ2
膜を８５０オングストローム堆積してゲート絶縁膜４を
形成する。
【００２２】次に、図１（ｆ）に示すように、ゲート絶
縁膜４の上に、Ｐドープド多結晶シリコンからなるゲー
ト電極５を４５００オングストロームの厚みに形成す
る。続いて、ゲート電極５をマスクとして、ゲート電極
５の上方から半導体層３に、加速電圧を３０Ｋｅｖ、ド
ーズ量を５×１０12ｃｍ-2としてほう素をイオン注入
し、低濃度不純物領域９ａ、９ｂを形成する。
縁膜４の上に、Ｐドープド多結晶シリコンからなるゲー
ト電極５を４５００オングストロームの厚みに形成す
る。続いて、ゲート電極５をマスクとして、ゲート電極
５の上方から半導体層３に、加速電圧を３０Ｋｅｖ、ド
ーズ量を５×１０12ｃｍ-2としてほう素をイオン注入
し、低濃度不純物領域９ａ、９ｂを形成する。
【００２３】次に、図１（ｇ）に示すように、ゲート電
極５と低濃度不純物領域９ａ、９ｂとを覆うフォトレジ
スト８を形成し、このフォトレジスト８をマスクとして
半導体層３に、加速電圧を３０Ｋｅｖ、ドーズ量を１×
１０15ｃｍ-2として、ほう素をイオン注入し、不純物を
高濃度に含むソース拡散領域３ａ及びドレイン拡散領域
３ｂを形成する。
極５と低濃度不純物領域９ａ、９ｂとを覆うフォトレジ
スト８を形成し、このフォトレジスト８をマスクとして
半導体層３に、加速電圧を３０Ｋｅｖ、ドーズ量を１×
１０15ｃｍ-2として、ほう素をイオン注入し、不純物を
高濃度に含むソース拡散領域３ａ及びドレイン拡散領域
３ｂを形成する。
【００２４】次に、図１（ｈ）に示すように、フォトレ
ジスト８を除去した後、ゲート電極５を覆ってゲート絶
縁膜４の上に、ＣＶＤ法でＳｉＯ2膜を６０００オング
ストローム堆積し、層間絶縁膜６を形成する。
ジスト８を除去した後、ゲート電極５を覆ってゲート絶
縁膜４の上に、ＣＶＤ法でＳｉＯ2膜を６０００オング
ストローム堆積し、層間絶縁膜６を形成する。
【００２５】次に、石英基板１を、温度が９５０℃のＮ
2雰囲気中で３０分間、熱処理を施して、半導体層３に
注入したほう素を活性化させる。
2雰囲気中で３０分間、熱処理を施して、半導体層３に
注入したほう素を活性化させる。
【００２６】次に、コンタクトホール７ａ、７ａを開孔
し、その後、コンタクトホール７ａ、７ａに一部充填し
てＡｌ配線７、７を形成する。
し、その後、コンタクトホール７ａ、７ａに一部充填し
てＡｌ配線７、７を形成する。
【００２７】このようにして作製された薄膜トランジス
タにおいては、最終的に半導体層３となる非晶質シリコ
ン層２を第１の熱処理により結晶化させると、これによ
って結晶粒径が拡大した多結晶シリコン層３′が得られ
る。更に酸化性雰囲気中で第２の熱処理を行うと、多結
晶シリコン層３′の中に残存する欠陥が低減される。こ
れにより、膜質に優れた多結晶シリコンからなる半導体
層３が形成されてオン電流が増大する。また、不純物と
してほう素を用いると、そのほう素が軽いために、深さ
方向になだらかな分布を有する状態でイオン注入され
る。これにより特性を左右する低濃度不純物領域９ａ、
９ｂの濃度が均一となり、特性が均一性をもつようにな
る。
タにおいては、最終的に半導体層３となる非晶質シリコ
ン層２を第１の熱処理により結晶化させると、これによ
って結晶粒径が拡大した多結晶シリコン層３′が得られ
る。更に酸化性雰囲気中で第２の熱処理を行うと、多結
晶シリコン層３′の中に残存する欠陥が低減される。こ
れにより、膜質に優れた多結晶シリコンからなる半導体
層３が形成されてオン電流が増大する。また、不純物と
してほう素を用いると、そのほう素が軽いために、深さ
方向になだらかな分布を有する状態でイオン注入され
る。これにより特性を左右する低濃度不純物領域９ａ、
９ｂの濃度が均一となり、特性が均一性をもつようにな
る。
【００２８】表１は、上述のように作製されたＬＤＤ型
のＰＭＯＳ−ＴＦＴの特性を、不純物をほう素からＰに
代えて作製したＬＤＤ型のＮＭＯＳ−ＴＦＴの特性と併
せて示している。
のＰＭＯＳ−ＴＦＴの特性を、不純物をほう素からＰに
代えて作製したＬＤＤ型のＮＭＯＳ−ＴＦＴの特性と併
せて示している。
【００２９】
【表１】
【００３０】この表１より理解されるように、本発明の
ＬＤＤ型のＰＭＯＳ−ＴＦＴの場合には、ＬＤＤ型のＮ
ＭＯＳ−ＴＦＴに比べてＩｏｎ（オン電流）もＩｏｆｆ
（オフ電流）も共に標準偏差（σ）が小さく、均一性が
著しくよくなっている。
ＬＤＤ型のＰＭＯＳ−ＴＦＴの場合には、ＬＤＤ型のＮ
ＭＯＳ−ＴＦＴに比べてＩｏｎ（オン電流）もＩｏｆｆ
（オフ電流）も共に標準偏差（σ）が小さく、均一性が
著しくよくなっている。
【００３１】上記実施例ではゲート電極５で覆われてい
ない部分に低濃度不純物領域９ａ、９ｂを形成している
が、本発明はこれに限らず、図２に示すようにゲート電
極５の下に低濃度不純物領域９ａ、９ｂを形成してもよ
い。この場合の製造は、以下のように行われる。先ず、
半導体層３を有する基板１の上にゲート絶縁膜４を形成
する。次に、ゲート絶縁膜４の上に、破線で示すフォト
レジスト８′を形成し、このフォトレジスト８′をマス
クとして、上記実施例と同じ条件でほう素を半導体層３
にイオン注入し、低濃度不純物領域９ａ、９ｂを形成す
る。次に、フォトレジスト８′を除去した後、ゲート絶
縁膜４の上にゲート電極５を形成し、このゲート電極５
をマスクとして、上記実施例と同じ条件でほう素を半導
体層３にイオン注入し、不純物を高濃度に含むソース拡
散領域３ａ及びドレイン拡散領域３ｂを形成する。それ
以降は、前同様に行う。
ない部分に低濃度不純物領域９ａ、９ｂを形成している
が、本発明はこれに限らず、図２に示すようにゲート電
極５の下に低濃度不純物領域９ａ、９ｂを形成してもよ
い。この場合の製造は、以下のように行われる。先ず、
半導体層３を有する基板１の上にゲート絶縁膜４を形成
する。次に、ゲート絶縁膜４の上に、破線で示すフォト
レジスト８′を形成し、このフォトレジスト８′をマス
クとして、上記実施例と同じ条件でほう素を半導体層３
にイオン注入し、低濃度不純物領域９ａ、９ｂを形成す
る。次に、フォトレジスト８′を除去した後、ゲート絶
縁膜４の上にゲート電極５を形成し、このゲート電極５
をマスクとして、上記実施例と同じ条件でほう素を半導
体層３にイオン注入し、不純物を高濃度に含むソース拡
散領域３ａ及びドレイン拡散領域３ｂを形成する。それ
以降は、前同様に行う。
【００３２】上記説明ではゲート電極５が半導体層３の
上に位置する構造について述べたが、本発明はこれに限
らず、図３に示すようにゲート電極５が半導体層３の下
に位置するような逆の構造でも同様に適用でき、同様の
効果が得られる。
上に位置する構造について述べたが、本発明はこれに限
らず、図３に示すようにゲート電極５が半導体層３の下
に位置するような逆の構造でも同様に適用でき、同様の
効果が得られる。
【００３３】
【発明の効果】上述したように本発明による場合には、
結晶粒径が大きく、欠陥が少ない高品質の多結晶シリコ
ンからなる半導体層を形成することができる。これによ
り、オン電流が増大することになる。また、オフ電流低
減の為にＬＤＤ型構造とするが、軽いほう素をＬＤＤ構
造の半導体層の所定領域へイオン注入することによっ
て、その領域における不純物濃度の制御性を向上でき
る。よって、良好な特性を有し、また均一性に優れた薄
膜トランジスタが得られ、表示品位のよい液晶表示装置
を実現できる。更には、従来においてはＮＭＯＳ−ＴＦ
Ｔに比べて移動度が小さく、液晶表示装置のスイッチン
グ素子として実用化されなかったＰＭＯＳ−ＴＦＴの特
性を実用レベルまで向上できるという優れた効果を有す
る。
結晶粒径が大きく、欠陥が少ない高品質の多結晶シリコ
ンからなる半導体層を形成することができる。これによ
り、オン電流が増大することになる。また、オフ電流低
減の為にＬＤＤ型構造とするが、軽いほう素をＬＤＤ構
造の半導体層の所定領域へイオン注入することによっ
て、その領域における不純物濃度の制御性を向上でき
る。よって、良好な特性を有し、また均一性に優れた薄
膜トランジスタが得られ、表示品位のよい液晶表示装置
を実現できる。更には、従来においてはＮＭＯＳ−ＴＦ
Ｔに比べて移動度が小さく、液晶表示装置のスイッチン
グ素子として実用化されなかったＰＭＯＳ−ＴＦＴの特
性を実用レベルまで向上できるという優れた効果を有す
る。
【図１】本実施例の薄膜トランジスタの製造工程図（正
面断面図）である。
面断面図）である。
【図２】他の実施例にかかる薄膜トランジスタの構造を
示す正面断面図である。
示す正面断面図である。
【図３】更に他の実施例にかかる薄膜トランジスタの構
造を示す正面断面図である。
造を示す正面断面図である。
【図４】従来の薄膜トランジスタの構造を示す正面断面
図である。
図である。
１ 石英基板 ２ 非晶質シリコン層 ３′多結晶シリコン層 ３ 半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 層間絶縁膜 ７ａ コンタクトホール ７ Ａｌ配線 ８ フォトレジスト ８′フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/20 9171−4Ｍ 21/265 21/324 Ｚ 8617−4Ｍ 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｓ
Claims (1)
- 【請求項１】 絶縁性基板上に、一部を除いて不純物を
注入してなるＬＤＤ構造の半導体層が形成された薄膜ト
ランジスタにおいて、 該半導体層が、非晶質シリコンに第１の熱処理を行って
非晶質シリコンを結晶化させた後、酸化性雰囲気中で第
１の熱処理温度より高い温度で第２の熱処理を行って形
成された多結晶シリコンからなり、かつ、不純物にほう
素を使用して形成されている薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23246692A JPH0684944A (ja) | 1992-08-31 | 1992-08-31 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23246692A JPH0684944A (ja) | 1992-08-31 | 1992-08-31 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684944A true JPH0684944A (ja) | 1994-03-25 |
Family
ID=16939739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23246692A Withdrawn JPH0684944A (ja) | 1992-08-31 | 1992-08-31 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684944A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07270818A (ja) * | 1994-03-28 | 1995-10-20 | Sharp Corp | 半導体基板の製造方法およびその製造装置 |
| JPH08204204A (ja) * | 1995-01-03 | 1996-08-09 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
| KR970004054A (ko) * | 1995-06-24 | 1997-01-29 | 반도체 소자의 폴리실리콘층 형성방법 | |
| US5733793A (en) * | 1994-12-19 | 1998-03-31 | Electronics And Telecommunications Research Institute | Process formation of a thin film transistor |
-
1992
- 1992-08-31 JP JP23246692A patent/JPH0684944A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07270818A (ja) * | 1994-03-28 | 1995-10-20 | Sharp Corp | 半導体基板の製造方法およびその製造装置 |
| US5733793A (en) * | 1994-12-19 | 1998-03-31 | Electronics And Telecommunications Research Institute | Process formation of a thin film transistor |
| JPH08204204A (ja) * | 1995-01-03 | 1996-08-09 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
| KR970004054A (ko) * | 1995-06-24 | 1997-01-29 | 반도체 소자의 폴리실리콘층 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |