JPH0613606A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0613606A JPH0613606A JP19017092A JP19017092A JPH0613606A JP H0613606 A JPH0613606 A JP H0613606A JP 19017092 A JP19017092 A JP 19017092A JP 19017092 A JP19017092 A JP 19017092A JP H0613606 A JPH0613606 A JP H0613606A
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Abstract
(57)【要約】
【目的】 ゲート電極を共通化し、厚みを薄くした三次
元構造のＳＯＩ−ＣＭＯＳＦＥＴを提供する。 【構成】 基板（図示せず）上に設けられたＳｉＯ2 絶
縁層１５上にｎ型不純物を導入したソース領域１６ａと
ドレイン領域１６ｂ及び真性半導体のゲート領域１７を
有するｎ型ＭＯＳＦＥＴが複数設けられており、このそ
れぞれのｎ型ＭＯＳＦＥＴ上には、導電型がｎ+ 型から
ｐ+ 型へ変化しているポリシリコンからなるゲート電極
１８が設けられている。そして、その上には、ｐ型ＭＯ
ＳＦＥＴとなるｐ型不純物を導入したソース領域１９ａ
とドレイン領域１９ｂ及び真性半導体のゲート領域２０
が形成されており、ゲート電極１８の周囲には絶縁物が
充填されている。そして、ゲート電極１８をその真下の
ｎ型ＭＯＳＦＥＴと真上のｐ型ＭＯＳＦＥＴとで共用し
て、ゲート電圧の制御を共通に行っている。
元構造のＳＯＩ−ＣＭＯＳＦＥＴを提供する。 【構成】 基板（図示せず）上に設けられたＳｉＯ2 絶
縁層１５上にｎ型不純物を導入したソース領域１６ａと
ドレイン領域１６ｂ及び真性半導体のゲート領域１７を
有するｎ型ＭＯＳＦＥＴが複数設けられており、このそ
れぞれのｎ型ＭＯＳＦＥＴ上には、導電型がｎ+ 型から
ｐ+ 型へ変化しているポリシリコンからなるゲート電極
１８が設けられている。そして、その上には、ｐ型ＭＯ
ＳＦＥＴとなるｐ型不純物を導入したソース領域１９ａ
とドレイン領域１９ｂ及び真性半導体のゲート領域２０
が形成されており、ゲート電極１８の周囲には絶縁物が
充填されている。そして、ゲート電極１８をその真下の
ｎ型ＭＯＳＦＥＴと真上のｐ型ＭＯＳＦＥＴとで共用し
て、ゲート電圧の制御を共通に行っている。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層によって単結晶
基板が分離されている構造のＳＯＩＭＯＳＦＥＴ（Sili
con-On-Insulator-MOSFET ）に係り、特に３次元構成と
したＳＯＩ−ＣＭＯＳＦＥＴに関するものである。
基板が分離されている構造のＳＯＩＭＯＳＦＥＴ（Sili
con-On-Insulator-MOSFET ）に係り、特に３次元構成と
したＳＯＩ−ＣＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】従来のｎ型のＳＯＩＭＯＳＦＥＴの構造
を図７に示す。このＳＯＩＭＯＳＦＥＴは、例えば、Ｓ
ＩＭＯＸ（Separation by ImplantedOxygen）というＳ
ＯＩ基板作成方法を用いて、Si単結晶中に酸素イオンや
窒素イオンを打込んで基板の内部にSiＯ2 やSi3 Ｎ4 な
どの絶縁層１を形成し、この絶縁層１によってSi単結晶
をSi基板（図示せず）とＳＯＩ膜２とに分離し、さらに
この絶縁層１上のＳＯＩ膜２に不純物を打込んで、図の
ようなｎ+ −ｐ- −ｎ+の各層３ａ，４，３ｂを設けた
ものである。そして、このｐ- 層４上にゲート電極５を
設けると共に、一方のｎ+ 層３ａにソース電極を設け、
他方のｎ+ 層３ｂにドレイン電極を設けている。この様
なＳＯＩＭＯＳＦＥＴは、完全に空乏化する程度に薄膜
化することより高速動作を行い、また、チャネル層であ
るｐ- 層４の不純物濃度が低いほど電子の移動度が高い
ことから、このＳＯＩＭＯＳＦＥＴをより高速動作させ
るために、このｐ- 層４の不純物をできるだけ取除き、
Si基板程度の非常に低濃度にして真性半導体に近い状態
にしたｉ層６をチャネル層としたＳＯＩＭＯＳＦＥＴが
知られている。
を図７に示す。このＳＯＩＭＯＳＦＥＴは、例えば、Ｓ
ＩＭＯＸ（Separation by ImplantedOxygen）というＳ
ＯＩ基板作成方法を用いて、Si単結晶中に酸素イオンや
窒素イオンを打込んで基板の内部にSiＯ2 やSi3 Ｎ4 な
どの絶縁層１を形成し、この絶縁層１によってSi単結晶
をSi基板（図示せず）とＳＯＩ膜２とに分離し、さらに
この絶縁層１上のＳＯＩ膜２に不純物を打込んで、図の
ようなｎ+ −ｐ- −ｎ+の各層３ａ，４，３ｂを設けた
ものである。そして、このｐ- 層４上にゲート電極５を
設けると共に、一方のｎ+ 層３ａにソース電極を設け、
他方のｎ+ 層３ｂにドレイン電極を設けている。この様
なＳＯＩＭＯＳＦＥＴは、完全に空乏化する程度に薄膜
化することより高速動作を行い、また、チャネル層であ
るｐ- 層４の不純物濃度が低いほど電子の移動度が高い
ことから、このＳＯＩＭＯＳＦＥＴをより高速動作させ
るために、このｐ- 層４の不純物をできるだけ取除き、
Si基板程度の非常に低濃度にして真性半導体に近い状態
にしたｉ層６をチャネル層としたＳＯＩＭＯＳＦＥＴが
知られている。
【０００３】通常のＭＯＳＦＥＴは、チャネル層の不純
物濃度を変化させることにより、しきい値電圧を制御し
ているが、ＳＯＩＭＯＳＦＥＴは、チャネル層が真性半
導体のｉ層６であるので、ゲート電極５は、ポリシリコ
ンに不純物を混入して製造したソース層、ドレイン層と
は逆の導電性を持つ電極を使用しなければならず、ソー
ス層、ドレイン層がｎ+ 層３ａ，３ｂである場合、ゲー
ト電極５はｐ+ 型の導電性を持ち、ソース層、ドレイン
層がｐ+ 層である場合、ゲート電極５はｎ+ 型の導電性
を持たなければ動作しない。したがって、図８に示すよ
うに、同一の絶縁層１上にｎ型ＭＯＳＦＥＴとｐ型ＭＯ
ＳＦＥＴを形成したＳＯＩのＣＭＯＳＦＥＴでは、ｎ型
ＭＯＳＦＥＴ側には、ｐ+ 型の導電性を有するゲート電
極５を使用し、ｐ型ＭＯＳＦＥＴ側には、ｎ+ 型の導電
性を有するゲート電極を使用しなければならず、金属を
ｐ+ 型、ｎ+型のゲート電極上に重ねて接続した共通の
ゲート電極でなければ、同時にしきい値電圧を制御する
ことができなかった。
物濃度を変化させることにより、しきい値電圧を制御し
ているが、ＳＯＩＭＯＳＦＥＴは、チャネル層が真性半
導体のｉ層６であるので、ゲート電極５は、ポリシリコ
ンに不純物を混入して製造したソース層、ドレイン層と
は逆の導電性を持つ電極を使用しなければならず、ソー
ス層、ドレイン層がｎ+ 層３ａ，３ｂである場合、ゲー
ト電極５はｐ+ 型の導電性を持ち、ソース層、ドレイン
層がｐ+ 層である場合、ゲート電極５はｎ+ 型の導電性
を持たなければ動作しない。したがって、図８に示すよ
うに、同一の絶縁層１上にｎ型ＭＯＳＦＥＴとｐ型ＭＯ
ＳＦＥＴを形成したＳＯＩのＣＭＯＳＦＥＴでは、ｎ型
ＭＯＳＦＥＴ側には、ｐ+ 型の導電性を有するゲート電
極５を使用し、ｐ型ＭＯＳＦＥＴ側には、ｎ+ 型の導電
性を有するゲート電極を使用しなければならず、金属を
ｐ+ 型、ｎ+型のゲート電極上に重ねて接続した共通の
ゲート電極でなければ、同時にしきい値電圧を制御する
ことができなかった。
【０００４】
【発明が解決しようとする課題】近年、ＬＳＩの微細化
に伴なって、デバイス層を縦方向に積層する三次元回路
素子（三次元ＩＣ）の研究開発が行われており、ＳＯＩ
ＭＯＳＦＥＴの三次元ＩＣの製造方法も考えられてきて
いる。そして、三次元構造のＳＯＩ−ＣＭＯＳＦＥＴを
製造する場合には、それぞれ異なる導電性を有するゲー
ト電極を使用しなければならないので、図９に示すよう
に、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとからなるＣ
ＭＯＳＦＥＴをそのまま重ねた構造となっていた。な
お、図中、１０はソース層８に接続れたソース電極配線
である。
に伴なって、デバイス層を縦方向に積層する三次元回路
素子（三次元ＩＣ）の研究開発が行われており、ＳＯＩ
ＭＯＳＦＥＴの三次元ＩＣの製造方法も考えられてきて
いる。そして、三次元構造のＳＯＩ−ＣＭＯＳＦＥＴを
製造する場合には、それぞれ異なる導電性を有するゲー
ト電極を使用しなければならないので、図９に示すよう
に、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとからなるＣ
ＭＯＳＦＥＴをそのまま重ねた構造となっていた。な
お、図中、１０はソース層８に接続れたソース電極配線
である。
【０００５】しかしながら、この構造のＣＭＯＳＦＥＴ
は、ゲート電極が異なる導電型を有しているので、ゲー
ト電極同志を直接接続することが困難であり、ｐ型ＭＯ
ＳＦＥＴとｎ型ＭＯＳＦＥＴのゲート電圧を同時に制御
するのが難しかった。また、上の段のＣＭＯＳＦＥＴと
下の段のＣＭＯＳＦＥＴとを電気的に分離する必要があ
るため、下の段のゲート電極と上の段のＳＯＩ層との間
の絶縁層はある程度の厚さを確保しなければならず、三
次元回路素子の厚みをあまり薄くすることができなかっ
た。そこで本発明は、ゲート電極を共通化し、厚みを薄
くした三次元構造のＳＯＩ−ＣＭＯＳＦＥＴを提供する
ことを目的とする。
は、ゲート電極が異なる導電型を有しているので、ゲー
ト電極同志を直接接続することが困難であり、ｐ型ＭＯ
ＳＦＥＴとｎ型ＭＯＳＦＥＴのゲート電圧を同時に制御
するのが難しかった。また、上の段のＣＭＯＳＦＥＴと
下の段のＣＭＯＳＦＥＴとを電気的に分離する必要があ
るため、下の段のゲート電極と上の段のＳＯＩ層との間
の絶縁層はある程度の厚さを確保しなければならず、三
次元回路素子の厚みをあまり薄くすることができなかっ
た。そこで本発明は、ゲート電極を共通化し、厚みを薄
くした三次元構造のＳＯＩ−ＣＭＯＳＦＥＴを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の手段として、２層以上のシリコン層を有するＳＯＩ構
造の半導体装置であって、絶縁層上に設けられ、第１の
導電型を有するソース領域とドレイン領域及び真性半導
体のゲート領域を有する第１のＳＯＩ層と、この第１の
ＳＯＩ層の前記ゲート領域上に第１のゲート酸化膜を介
して設けられ、この第１のＳＯＩ層側から厚み方向に第
２の導電型から第１の導電型へ変化しているポリシリコ
ンからなるゲート電極と、このゲート電極上に第２のゲ
ート酸化膜を介して設けられ、第２の導電型を有するソ
ース領域とドレイン領域及び真性半導体のゲート領域を
有する第２のＳＯＩ層とよりなり、前記ゲート電極によ
り前記第１のＳＯＩ層側の半導体装置と前記第２のＳＯ
Ｉ層側の半導体装置のしきい値電圧の制御を行うことを
特徴とする半導体装置を提供しようとするものである。
の手段として、２層以上のシリコン層を有するＳＯＩ構
造の半導体装置であって、絶縁層上に設けられ、第１の
導電型を有するソース領域とドレイン領域及び真性半導
体のゲート領域を有する第１のＳＯＩ層と、この第１の
ＳＯＩ層の前記ゲート領域上に第１のゲート酸化膜を介
して設けられ、この第１のＳＯＩ層側から厚み方向に第
２の導電型から第１の導電型へ変化しているポリシリコ
ンからなるゲート電極と、このゲート電極上に第２のゲ
ート酸化膜を介して設けられ、第２の導電型を有するソ
ース領域とドレイン領域及び真性半導体のゲート領域を
有する第２のＳＯＩ層とよりなり、前記ゲート電極によ
り前記第１のＳＯＩ層側の半導体装置と前記第２のＳＯ
Ｉ層側の半導体装置のしきい値電圧の制御を行うことを
特徴とする半導体装置を提供しようとするものである。
【０００７】
【実施例】本発明者は、特願平３−２７１９８３号にて
厚み方向に導電型がｎ+ からｐ+へ変化していくポリシ
リコンを開示している。このポリシリコンについて図３
〜図６を用いて説明すると、まず、図３に示すようにｎ
- 基板１１上に厚さ1500Ａ（オングストローム）の熱酸
化膜１２を生成し、その上に厚さ3800Ａのポリシリコン
薄膜１３を減圧ＣＶＤ法により生成する。さらに、この
ポリシリコン薄膜３にアクセプタとしてＢ（ボロン）を
５０ＫｅＶで打ち込み、ドナーとしてＰ（リン）を１０
０ＫｅＶで打ち込んで、高濃度のアクセプタとドナーと
を共に７．５×１０16ｃｍ-2注入して同量導入する。そ
して、打ち込み後、Ｎ2 雰囲気中、８５０℃で６０分間
の熱処理を行って、打ち込んだ不純物を拡散及び活性化
させた後、このポリシリコン薄膜１３をエッチングして
ゲート電極とし、図３に示すような半導体装置を製造す
る。
厚み方向に導電型がｎ+ からｐ+へ変化していくポリシ
リコンを開示している。このポリシリコンについて図３
〜図６を用いて説明すると、まず、図３に示すようにｎ
- 基板１１上に厚さ1500Ａ（オングストローム）の熱酸
化膜１２を生成し、その上に厚さ3800Ａのポリシリコン
薄膜１３を減圧ＣＶＤ法により生成する。さらに、この
ポリシリコン薄膜３にアクセプタとしてＢ（ボロン）を
５０ＫｅＶで打ち込み、ドナーとしてＰ（リン）を１０
０ＫｅＶで打ち込んで、高濃度のアクセプタとドナーと
を共に７．５×１０16ｃｍ-2注入して同量導入する。そ
して、打ち込み後、Ｎ2 雰囲気中、８５０℃で６０分間
の熱処理を行って、打ち込んだ不純物を拡散及び活性化
させた後、このポリシリコン薄膜１３をエッチングして
ゲート電極とし、図３に示すような半導体装置を製造す
る。
【０００８】このときゲート電極としたポリシリコン薄
膜１３中の不純物プロファイルをＳＩＭＳ（２次イオン
質量分析）により調べた結果を図４に示す。図の横軸
は、図３におけるポリシリコン薄膜１３の表面からの深
さであり、縦軸は、Ｐ及びＢの濃度である。同図におい
て、ポリシリコン薄膜１３と熱酸化膜１２との境界面付
近である深さ0.28μｍ付近のＰとＢの濃度を見てみる
と、境界面付近では、ＰよりもＢのほうが濃度が濃いの
で、ｐ型の特性を示すことになる。さらに詳しく見てみ
ると、ポリシリコン薄膜１３表面から深さ約０．１８μ
ｍのところでは、ＢよりもＰの濃度の方が濃く、この部
分ではｎ型となっており、深さ約０．１８μｍから熱酸
化膜１２との境界面までの０．３８μｍのところでは、
ＰよりもＢの濃度の方が濃く、この部分ではｐ型となっ
ている。したがって、このポリシリコン薄膜１３は、そ
の導電型がｎ+ 型からｐ+ 型へ変化していることが判
る。なお、不純物導入時の注入電圧を変えることによ
り、注入深さが変わるので、ｐ+ 型からｎ+ 型へ変化さ
せることもできる。
膜１３中の不純物プロファイルをＳＩＭＳ（２次イオン
質量分析）により調べた結果を図４に示す。図の横軸
は、図３におけるポリシリコン薄膜１３の表面からの深
さであり、縦軸は、Ｐ及びＢの濃度である。同図におい
て、ポリシリコン薄膜１３と熱酸化膜１２との境界面付
近である深さ0.28μｍ付近のＰとＢの濃度を見てみる
と、境界面付近では、ＰよりもＢのほうが濃度が濃いの
で、ｐ型の特性を示すことになる。さらに詳しく見てみ
ると、ポリシリコン薄膜１３表面から深さ約０．１８μ
ｍのところでは、ＢよりもＰの濃度の方が濃く、この部
分ではｎ型となっており、深さ約０．１８μｍから熱酸
化膜１２との境界面までの０．３８μｍのところでは、
ＰよりもＢの濃度の方が濃く、この部分ではｐ型となっ
ている。したがって、このポリシリコン薄膜１３は、そ
の導電型がｎ+ 型からｐ+ 型へ変化していることが判
る。なお、不純物導入時の注入電圧を変えることによ
り、注入深さが変わるので、ｐ+ 型からｎ+ 型へ変化さ
せることもできる。
【０００９】また、図５に示すように、ポリシリコン１
４のα部分とβ部分に７×１０16ｃｍ-2のＢを打ち込
み、さらに、β部分とγ部分にＢと同量のＰを打ち込ん
で、α部分をｐ型、γ部分をｎ型とし、β部分をＢとＰ
とを同量打ち込んだ接続素子を製造する。そして、ポリ
シリコン１４のｐ型のα部分とｎ型のγ部分との間に直
流電圧をかけ、この電圧を可変したときの電流を測定し
た。その結果を図６に示す。同図よりｐ型、ｎ型不純物
を７×１０16ｃｍ-2づつ導入したときは、両方向に電流
が流れるので、ｐ型のα部分及びｎ型のγ部分とは、β
部分を介してオーミック接続となっていることが判る。
したがって、このように、ｐ型、ｎ型不純物を同量導入
したポリシリコンをｎ型のＭＯＳＦＥＴとｐ型のＭＯＳ
ＦＥＴのゲート電極として共用することにより、三次元
構造のＳＯＩ−ＣＭＯＳＦＥＴを製造することができ
る。
４のα部分とβ部分に７×１０16ｃｍ-2のＢを打ち込
み、さらに、β部分とγ部分にＢと同量のＰを打ち込ん
で、α部分をｐ型、γ部分をｎ型とし、β部分をＢとＰ
とを同量打ち込んだ接続素子を製造する。そして、ポリ
シリコン１４のｐ型のα部分とｎ型のγ部分との間に直
流電圧をかけ、この電圧を可変したときの電流を測定し
た。その結果を図６に示す。同図よりｐ型、ｎ型不純物
を７×１０16ｃｍ-2づつ導入したときは、両方向に電流
が流れるので、ｐ型のα部分及びｎ型のγ部分とは、β
部分を介してオーミック接続となっていることが判る。
したがって、このように、ｐ型、ｎ型不純物を同量導入
したポリシリコンをｎ型のＭＯＳＦＥＴとｐ型のＭＯＳ
ＦＥＴのゲート電極として共用することにより、三次元
構造のＳＯＩ−ＣＭＯＳＦＥＴを製造することができ
る。
【００１０】本発明の半導体装置の一実施例として三次
元構造のＳＯＩ−ＣＭＯＳＦＥＴを図１と共に説明す
る。同図に示すＳＯＩ−ＣＭＯＳＦＥＴは、基板（図示
せず）上に設けられたＳｉＯ2 絶縁層１５上にｎ型不純
物を導入したソース領域１６ａとドレイン領域１６ｂ及
び真性半導体のゲート領域１７を有するｎ型ＭＯＳＦＥ
Ｔが複数設けられており、このそれぞれのｎ型ＭＯＳＦ
ＥＴ上には、上述した導電型がｎ+ 型からｐ+ 型へ変化
しているポリシリコンからなるゲート電極１８がｐ+ 型
側を下にして設けられている。そして、その上には、ｐ
型ＭＯＳＦＥＴとなるｐ型不純物を導入したソース領域
１９ａとドレイン領域１９ｂ及び真性半導体のゲート領
域２０が形成されており、ゲート電極１８と各領域１６
ａ，１６ｂ，１７，１９ａ，１９ｂ，２０との間には、
絶縁物（ＳｉＯ2 ）が充填されている。そして、ゲート
電極１８をその真下のｎ型ＭＯＳＦＥＴと真上のｐ型Ｍ
ＯＳＦＥＴとで共用することにより、ゲート電圧の制御
が共通に行えるＳＯＩ−ＣＭＯＳＦＥＴが形成されてい
る。
元構造のＳＯＩ−ＣＭＯＳＦＥＴを図１と共に説明す
る。同図に示すＳＯＩ−ＣＭＯＳＦＥＴは、基板（図示
せず）上に設けられたＳｉＯ2 絶縁層１５上にｎ型不純
物を導入したソース領域１６ａとドレイン領域１６ｂ及
び真性半導体のゲート領域１７を有するｎ型ＭＯＳＦＥ
Ｔが複数設けられており、このそれぞれのｎ型ＭＯＳＦ
ＥＴ上には、上述した導電型がｎ+ 型からｐ+ 型へ変化
しているポリシリコンからなるゲート電極１８がｐ+ 型
側を下にして設けられている。そして、その上には、ｐ
型ＭＯＳＦＥＴとなるｐ型不純物を導入したソース領域
１９ａとドレイン領域１９ｂ及び真性半導体のゲート領
域２０が形成されており、ゲート電極１８と各領域１６
ａ，１６ｂ，１７，１９ａ，１９ｂ，２０との間には、
絶縁物（ＳｉＯ2 ）が充填されている。そして、ゲート
電極１８をその真下のｎ型ＭＯＳＦＥＴと真上のｐ型Ｍ
ＯＳＦＥＴとで共用することにより、ゲート電圧の制御
が共通に行えるＳＯＩ−ＣＭＯＳＦＥＴが形成されてい
る。
【００１１】この様なＳＯＩ−ＣＭＯＳＦＥＴの製造方
法を図２（Ａ）〜（Ｆ）と共に説明する。なお、同図で
は、同一基板上に複数設けられるＳＯＩ−ＣＭＯＳＦＥ
Ｔのうち、一つだけを示している。まず、同図（Ａ）に
示すように図示せぬ基板上にＳｉＯ2 絶縁層１５、第１
のＳＯＩ層２１、ゲート酸化膜２２、ポリシリコン２３
を順次設け、このポリシリコン２３にｎ型及びｐ型不純
物を導入する（同図（Ｂ））。そして、同図（Ｃ）に示
すようにポリシリコン２３をエッチングしてゲート電極
１８とした後、さらにｎ型不純物を導入して第１のＳＯ
Ｉ層２１にｎ+ 型のソース領域１６ａとドレイン領域１
６ｂを形成する。このとき、ゲート電極１８がマスクと
なって、ゲート領域１７には、ｎ型不純物は導入され
ず、真性半導体のまま残る。なお、このときゲート電極
１８に導入されるｎ型ｐ型不純物が最終的には同量とな
るように、先にポリシリコン２３にｎ型ｐ型不純物を導
入する際には、ｐ型不純物のほうを多く導入しておく。
法を図２（Ａ）〜（Ｆ）と共に説明する。なお、同図で
は、同一基板上に複数設けられるＳＯＩ−ＣＭＯＳＦＥ
Ｔのうち、一つだけを示している。まず、同図（Ａ）に
示すように図示せぬ基板上にＳｉＯ2 絶縁層１５、第１
のＳＯＩ層２１、ゲート酸化膜２２、ポリシリコン２３
を順次設け、このポリシリコン２３にｎ型及びｐ型不純
物を導入する（同図（Ｂ））。そして、同図（Ｃ）に示
すようにポリシリコン２３をエッチングしてゲート電極
１８とした後、さらにｎ型不純物を導入して第１のＳＯ
Ｉ層２１にｎ+ 型のソース領域１６ａとドレイン領域１
６ｂを形成する。このとき、ゲート電極１８がマスクと
なって、ゲート領域１７には、ｎ型不純物は導入され
ず、真性半導体のまま残る。なお、このときゲート電極
１８に導入されるｎ型ｐ型不純物が最終的には同量とな
るように、先にポリシリコン２３にｎ型ｐ型不純物を導
入する際には、ｐ型不純物のほうを多く導入しておく。
【００１２】次に、同図（Ｄ）に示すようにゲート電極
１８が埋まるように、酸化膜などの絶縁層２４を形成す
る。この形成方法としては例えば、ＣＶＤ法などにより
絶縁層２４を形成し、エッチバックで平坦化して、ゲー
ト電極１８の周囲を埋めると共に、上段に形成するＭＯ
ＳＦＥＴのゲート酸化膜部分を形成する。さらに、同図
（Ｅ）に示すようにこの絶縁層２４上に第２のＳＯＩ層
２５、ＳｉＯ2 絶縁層２６を積層し、同図（Ｆ）に示す
ようにゲート領域２０となる部分の上の部分を残してＳ
ｉＯ2 絶縁層２６をエッチングし、ｐ型不純物を導入し
て第２のＳＯＩ層２５にｐ+ 型のソース領域１９ａとド
レイン領域１９ｂを形成する。最後に熱処理を行って、
各ソース・ドレイン領域１６ａ，１６ｂ，１９ａ，１９
ｂの不純物の活性化と、ゲート電極１８の不純物拡散を
行うことにより、ゲート電極１８の内部の上方部分をｎ
+ 型下方部分がｐ+ 型となるように拡散され上下段で共
通のゲート電極１８を有するＳＯＩ−ＣＭＯＳＦＥＴを
製造することができる。以上説明した実施例では、ｎ型
半導体の上にｐ型半導体を形成したが、ｐ型半導体の上
にｎ型半導体を形成しても良い。また、アクセプタとし
ては、Ｂ（ボロン）、ＢＦ2 （フッ化ボロン）、Al（ア
ルミニウム）、Ga（ガリウム）、In（インジウム）など
が使用でき、ドナーとしては、Ｐ（リン）、As（ヒ素）
やSb（アンチモン）などを使用することができる。
１８が埋まるように、酸化膜などの絶縁層２４を形成す
る。この形成方法としては例えば、ＣＶＤ法などにより
絶縁層２４を形成し、エッチバックで平坦化して、ゲー
ト電極１８の周囲を埋めると共に、上段に形成するＭＯ
ＳＦＥＴのゲート酸化膜部分を形成する。さらに、同図
（Ｅ）に示すようにこの絶縁層２４上に第２のＳＯＩ層
２５、ＳｉＯ2 絶縁層２６を積層し、同図（Ｆ）に示す
ようにゲート領域２０となる部分の上の部分を残してＳ
ｉＯ2 絶縁層２６をエッチングし、ｐ型不純物を導入し
て第２のＳＯＩ層２５にｐ+ 型のソース領域１９ａとド
レイン領域１９ｂを形成する。最後に熱処理を行って、
各ソース・ドレイン領域１６ａ，１６ｂ，１９ａ，１９
ｂの不純物の活性化と、ゲート電極１８の不純物拡散を
行うことにより、ゲート電極１８の内部の上方部分をｎ
+ 型下方部分がｐ+ 型となるように拡散され上下段で共
通のゲート電極１８を有するＳＯＩ−ＣＭＯＳＦＥＴを
製造することができる。以上説明した実施例では、ｎ型
半導体の上にｐ型半導体を形成したが、ｐ型半導体の上
にｎ型半導体を形成しても良い。また、アクセプタとし
ては、Ｂ（ボロン）、ＢＦ2 （フッ化ボロン）、Al（ア
ルミニウム）、Ga（ガリウム）、In（インジウム）など
が使用でき、ドナーとしては、Ｐ（リン）、As（ヒ素）
やSb（アンチモン）などを使用することができる。
【００１３】
【発明の効果】本発明の半導体装置は、３次元構成とし
たＳＯＩ−ＣＭＯＳＦＥＴにおいて、上下に積層した異
なる導電型のＭＯＳＦＥＴのゲート電極を共通化したの
で、上下に積層したＭＯＳＦＥＴのしきい値電圧を同時
に制御することができる。また、上下のＭＯＳＦＥＴで
ゲート電極を共通化したので、上下のＭＯＳＦＥＴ間の
絶縁層の厚みを薄くすることができ、全体を従来の構造
に比べて薄型化することができるという効果がある。
たＳＯＩ−ＣＭＯＳＦＥＴにおいて、上下に積層した異
なる導電型のＭＯＳＦＥＴのゲート電極を共通化したの
で、上下に積層したＭＯＳＦＥＴのしきい値電圧を同時
に制御することができる。また、上下のＭＯＳＦＥＴで
ゲート電極を共通化したので、上下のＭＯＳＦＥＴ間の
絶縁層の厚みを薄くすることができ、全体を従来の構造
に比べて薄型化することができるという効果がある。
【図１】本発明の半導体装置の一実施例を示す構成図で
ある。
ある。
【図２】（Ａ）〜（Ｆ）は本発明の半導体装置の一実施
例の製造方法を示す工程図である。
例の製造方法を示す工程図である。
【図３】本発明に使用するポリシリコンを使用した半導
体装置の一例を示す構成図である。
体装置の一例を示す構成図である。
【図４】図３に示したポリシリコンの不純物プロファイ
ルを示すグラフである。
ルを示すグラフである。
【図５】本発明に使用するポリシリコンの配線例を示す
構成図である。
構成図である。
【図６】図５に示したポリシリコンの電流−電圧特性を
示すグラフである。
示すグラフである。
【図７】ＳＯＩＭＯＳＦＥＴの従来例を示す構成図であ
る。
る。
【図８】ＳＯＩ−ＣＭＯＳＦＥＴの従来例を示す構成図
である。
である。
【図９】三次元構造のＳＯＩ−ＣＭＯＳＦＥＴの従来例
を示す構成図である。
を示す構成図である。
１，１５，２４，２６ 絶縁層 ２ ＳＯＩ膜 ３ａ，３ｂ，１６ａ，１６ｂ ｎ+ 層 ４ ｐ- 層 ５，７，９，１８ ゲート電極 ６，１７，２０ ｉ層（ゲート領域） ８ａ，８ｂ，１９ａ，１９ｂ ｐ+ 層 １０ 配線 １１ 基板 １２ 熱酸化膜 １３ ポリシリコン薄膜 １４，２３ ポリシリコン ２１ 第１のＳＯＩ層 ２２ ゲート酸化膜 ２５ 第２のＳＯＩ層
Claims (1)
- 【請求項１】２層以上のシリコン層を有するＳＯＩ構造
の半導体装置であって、 絶縁層上に設けられ、第１の導電型を有するソース領域
とドレイン領域及び真性半導体のゲート領域を有する第
１のＳＯＩ層と、 この第１のＳＯＩ層の前記ゲート領域上に第１のゲート
酸化膜を介して設けられ、この第１のＳＯＩ層側から厚
み方向に第２の導電型から第１の導電型へ変化している
ポリシリコンからなるゲート電極と、 このゲート電極上に第２のゲート酸化膜を介して設けら
れ、第２の導電型を有するソース領域とドレイン領域及
び真性半導体のゲート領域を有する第２のＳＯＩ層とよ
りなり、 前記ゲート電極により前記第１のＳＯＩ層側の半導体装
置と前記第２のＳＯＩ層側の半導体装置のしきい値電圧
の制御を行うことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19017092A JPH0613606A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19017092A JPH0613606A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613606A true JPH0613606A (ja) | 1994-01-21 |
Family
ID=16253604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19017092A Pending JPH0613606A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613606A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
| US7208798B2 (en) | 2003-07-07 | 2007-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage |
| US8470688B2 (en) | 2007-07-11 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
-
1992
- 1992-06-25 JP JP19017092A patent/JPH0613606A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917076B2 (en) | 1996-05-28 | 2005-07-12 | United Microelectronics Corporation | Semiconductor device, a method of manufacturing the semiconductor device and a method of deleting information from the semiconductor device |
| US7208798B2 (en) | 2003-07-07 | 2007-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor device with an enhancement type field effect transistor in which threshold voltage is dependent upon substrate bias voltage |
| US8470688B2 (en) | 2007-07-11 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8841730B2 (en) | 2007-07-11 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10043833B2 (en) | 2011-12-01 | 2018-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9472680B2 (en) | 2011-12-01 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US10680110B2 (en) | 2011-12-14 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11302819B2 (en) | 2011-12-14 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US12002886B2 (en) | 2011-12-14 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US9368501B2 (en) | 2011-12-22 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
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