KR100540885B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
박막 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR100540885B1 KR100540885B1 KR1019990023830A KR19990023830A KR100540885B1 KR 100540885 B1 KR100540885 B1 KR 100540885B1 KR 1019990023830 A KR1019990023830 A KR 1019990023830A KR 19990023830 A KR19990023830 A KR 19990023830A KR 100540885 B1 KR100540885 B1 KR 100540885B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- conductivity type
- amorphous silicon
- drain
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000010409 thin film Substances 0.000 title claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 44
- 150000002500 ions Chemical class 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- 239000010408 film Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 230000008569 process Effects 0.000 abstract description 24
- 239000010410 layer Substances 0.000 description 23
- 238000002425 crystallisation Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 11
- 230000008025 crystallization Effects 0.000 description 10
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 229910052799 carbon Inorganic materials 0.000 description 7
- 238000006356 dehydrogenation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 206010041067 Small cell lung cancer Diseases 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000001894 space-charge-limited current method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
본 발명은 LDD 소자나 CMOS 공정에서 발생될 수 있는 포토 레지스터 잔사에 의한 소자의 손상을 감소시켜 신뢰도 향상을 목적으로 하며, 이중의 액티브층을 형성함으로서 소자 동작의 신뢰성 향상을 목적으로 한다.
Description
도 1은 단 채널 박막 트랜지스터의 단면도.
도 2는 저도핑 드레인(lightly doped drain)구조의 박막 트랜지스터의 단면을 나타내는 단면도.
도 3a 내지 도 3e는 종래 CMOS 소자에 사용되는 LDD 구조의 박막 트랜지스터의 제작 공정을 나타내는 공정도.
도 4는 종래의 CMOS 소자 제작시 포토 레지스터에 의한 소자의 손상을 나타내는 단면도.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 저도핑 드레인 구조의 소자 제작공정의 단면을 나타내는 공정도.
도 6은 2중 구조의 액티브층의 단면을 나타내는 단면도.
도 7은 탄소의 도핑 메커니즘을 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 (Glass) 50 : 완충층(buffer layer)
52 : 제 1 비정질 실리콘층 58 : 제 2 비정질 실리콘층
54 : 포토 레지스터(PR) 56 : 잔류 PR
60 : 액티브층 62 : 게이트 절연막
64 : 게이트 전극 70 : 소스 전극
72 : 드레인 전극
본 발명은 스위칭 소자에 관한 것으로서, 더 상세하게는, 스위칭 소자의 한 종류인 LDD 구조의 박막 트랜지스터에 관한 것이다.
현재 사용하는 거의 모든 전자제품에는 구동회로가 사용되고 있으며, 트랜지스터는 개발된 이후로 지금까지 구동회로의 주류가 될 만큼 널리 쓰인다. 상기 구동회로는 반도체 표면에 적당한 불순물을 주입함으로써 제작된다.
구동회로의 구성은 여러 개의 트랜지스터가 배열되어 있는데 이를 MOS(metal oxide semiconductor)라 부르고 있으며, 저전력과 고집적도 때문에 컴퓨터 기억장치에 쓰이게 된다. 또한 CMOS(complementary metal oxide semiconductor)라고 하는 소자는 주로 논리회로 등에 쓰이고 있다. 상기 CMOS는 한 채널 상에 n-채널과 p-채널이 공존하고 있다.
MOS 소자는 현재 한 회로에 백만개 이상의 트랜지스터를 집적해서 쓰고있는 극초고밀도 집적회로(ULSI)까지 발전해 왔다. 그러나, 도 1에서 보듯이 MOS 소자(100)의 크기가 감소함에 따라 회로의 내부적으로는 여러 가지 다른 효과가 발생한다.
도 1에서 나타내고 있는 바와 같이 게이트 전극(6)의 채널길이(length : L)가 짧은 단(short) 채널 소자에서는 소스(4)와 드레인(2)접합 부분이 아주 가까이 있으므로, 게이트(6)에 전압이 인가되지 않는 상태에서도 소스(4)와 드레인(2) 공핍영역(depletion region)이 채널 속으로 침투할 수 있다.
게이트 전압과 함께 드레인 공핍영역이 증가함에 따라 소스채널 접합과 상호 작용하여 전위장벽을 낮추어준다. 이 문제는 드레인유기 장벽감소(drain-induced barrier lowering ; 이하 DIBL이라 한다)로 알려져 있다.
소스 접합장벽이 감소할 때 전자는 채널 속으로 쉽게 침투하며, 게이트 전압은 드레인 전류를 더 이상 제어할 수 없다. 소스와 드레인 공핍영역의 침투가 극단적인 상태에 이르면 두 공핍영역이 만나는 펀치스루(punch-through)효과는 드레인으로부터 소스까지 공핍영역이 연속되도록 한다. 이 때 흐르는 전류를 공간제한 전류(space charge limited current ; 이하 SCLC라 한다)라 한다.
단 채널 소자 설계에 의해 악화되는 효과는 문턱전압 이하의 전류인데, 이는 강반전(strong inversion)이 형성되기 이전에 채널 속에 일부 전자가 유기 되는 사실로부터 발생한다.
소자의 전압은 임의의 작은 값으로 줄이기 어렵기 때문에 작은 기하학적 구조에서는 전계가 증가하는 경향이 있다. 그 결과 단 채널 소자에서는 다양한 고온 캐리어 효과(hot carrier effect)가 나타난다. 즉, 역 방향으로 인가된 드레인 접합의 전계는 충돌이온화와 캐리어 증식을 일으킬 수 있다.
열전자(hot electron)효과는 장벽을 넘어 산화물 속으로 강력한 전자를 전송하는 것이다. 이러한 전자는 산화물 속에 포획(capture)될 수 있으며, 여기서 소자의 문턱전압과 전류-전압 특성을 변화시킨다. 즉, 열전자 효과는 회로의 구성에서 치명적일 수 있으며 회로의 신뢰도를 떨어트린다.
열전자 효과는 소스와 드레인 영역의 도핑(doping)을 줄임으로써, 즉, 도핑 경계부의 전계를 작아지게 함으로써 줄일 수 있다. 그러나 소스와 드레인 영역의 도핑을 적게 하는 것은 접촉저항 등의 문제로 인해 소자와 양립할 수 없다.
상술한 문제점을 해결하기 위해 저도핑 드레인(lightly doped drain ; 이하 LDD라 한다)이라 하는 설계방법이 도입되었다. 상기 LDD 방법은 두 가지 도핑 준위를 이용한다. 즉, 전반적인 소스와 드레인영역(8, 10)은 도핑을 강하게 하고, 채널에 인접한 영역(8', 10')은 도핑을 약하게 하는 것이다(도 2 참조).
LDD 구조는 드레인과 채널영역 사이의 전계를 감소시키고, 따라서 산화물층으로의 주입, 충돌 및 다른 열전자 효과를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 다결정 실리콘을 반도체층으로 사용한 LDD 구조의 박막 트랜지스터의 제조방법에 관해 설명한다.
도 3a 내지 도 3e는 CMOS에서 이용되고 있는 LDD 구조의 공정순서를 나타낸 도면으로, 도 3a를 참조하여 설명하면 다음과 같다.
먼저 기판(1) 상에 완충층(buffer layer, 12)을 증착한 후에 비정질 실리콘 을 소정의 두께로 증착한다. 상기 비정질 실리콘의 두께는 일반적으로 약 550Å정도이다.
상기 비정질 실리콘을 증착한후 탈수소화 공정을 거쳐 결정화시키는데, 이 탈수소화 공정은 상기 비정질 실리콘 내부에 결합되어 있는 수소 때문에 비정질 실리콘의 결정화 공정에서 생성될 수 있는 보이드(void) 생성의 억제와 결정화된 다결정 실리콘의 전기적인 특성 향상을 목적으로 한다.
상기 결정화 방법에는 비정질 실리콘 박막이 형성된 기판에 엑시머 레이저를 가해서 형성하는 레이저 열처리 결정화(Laser Annealing Crystallization ; ELA) 방법과 비정질 실리콘 상에 금속을 증착 하여 다결정 실리콘을 형성하는 금속 유도 결정화(Metal Induced Crystallization : MIC) 방법, 그리고 비정질 실리콘을 고온에서 장시간 열처리하여 형성하는 고상결정화(Solid Phase Crystallization : SPC) 방법, 기판 상에 직접 다결정 실리콘을 증착하는 증착방법 등이 주로 사용된다.
상기 고상결정화 방법은 고온에서 장시간동안 이루어지는 공정이기 때문에 고가의 석영기판(Quartz substrate)을 사용해야 하는 단점은 있으나, 막질 특성이 우수하다. 또한 레이저 열처리 방법은 저가의 유리기판을 사용할 수 있기 때문에 현재 많은 연구가 진행중이다.
결정화된 다결정 실리콘(이하 폴리 실리콘이라 한다) 상에 소정의 사진 현상(photo-lithography) 기술을 이용해서 n-채널 박막 트랜지스터의 채널영역(14)이 될 부분과 p-채널 박막 트랜지스터가 형성될 전 영역(16)에 포토 레지스터(photo resister ; 이하 PR이라 한다)를 형성한다. 이후, 5족 원소인 인(phosphorus ; P)이 함유된 포스핀(PH3) 가스를 도핑(doping)한다.
상기 도핑 조건은 가속전압이 10 keV에서 행하고, 이때 도즈량(density of state ; DOS)은 약 3×1015 이였다. 이후, 상기 PR을 제거하고 레이저(laser)로 활성화한다. 상기 도즈량은 도핑 시간에 비례하고, 도핑 깊이(doping depth)는 가속 전압에 비례한다. 상기 레이저 활성화공정은 상기 도핑공정에 의해서 상기 폴리 실리콘 표면에만 도핑된 인(P) 이온을 내부까지 확산하기 위함이다.
이후, 도 3b에 도시된 바와 같이 n-형 및 p-형 박막 트랜지스터가 형성될 영역의 폴리 실리콘층을 형성한다. 그리고 게이트 절연층을 증착하고 게이트 금속층을 증착한후 게이트 전극(22)과 게이트 절연막(20)을 형성한다. 상기 n형 박막 트랜지스터 영역은 도핑되지 않은 채널 영역보다 크게 게이트 절연막과 게이트 전극을 형성하는데, 이는 LDD의 형성을 위한 기초작업이다.
일반적으로 열전자(hot electron)효과는 p-형 박막 트랜지스터보다 n-형 박막 트랜지스터에서 더욱 더 크게 나타나며, p-형 박막 트랜지스터에서는 전자의 이동도 보다 정공의 이동도가 작기 때문에 열전자효과를 무시해도 된다. 따라서 LDD 구조는 n-형 박막 트랜지스터에서만 형성하는 것이 일반적이다.
연속적으로 p-형 박막 트랜지스터 영역도 게이트 절연막과 게이트 전극을 형성한다.
이후 도 3c에서 보는 바와 같이 상기 게이트 전극을 이온 스톱퍼(ion stopper)로 하여 p-형 도핑을 한다. 이때 사용하는 가스는 3족 원소인 보론(boron ; B)이 함유된 희석 가스가 쓰인다. 상기 p-형 도핑은 n-형 도핑 보다 낮은 도즈량으로 도핑을 실시하는데, 이는 보상(compensation)을 하기 위함이다.
예를 들어 다시 설명하면, 이미 3×1015 으로 n-형 도핑된 영역에 1×1015 으로 p형 도핑을 하면, 2×1015 으로 n-형 도핑된 영역이 형성된다. 따라서 도 3의 영역 A와 영역 B는 서로 다른 도핑 준위가 형성되고, 영역 B'도 역시 다른 도핑준위가 형성된다.
이후, 도 3d에 나타난 바와 같이, 각각의 박막 트랜지스터 영역에 전극을 형성하는 단계로, 층간 절연막(inter layer insulator, 24)을 증착하고, 각각의 소스/드레인 영역(B, B') 상의 절연막에 콘택홀을 형성하여 소스/드레인 전극(26, 28, 26', 28')을 형성한다.
최종적으로, 도 3e와 같이, 보호층(30)을 증착하고 콘택홀을 패터닝하여 외부 구동회로의 연결배선(32)을 형성한다.
상술한 LDD 구조의 박막 트랜지스터를 제작하는 방법은 CMOS 공정을 기초로 하여 설명하였으나, 일반적인 MOS 박막 트랜지스터를 제작할 경우에도 이온 도핑공정은 2번에 걸쳐 실시한다.
또한, 도 4에서 나타낸바와 같이 이온 도핑공정에서 이온 스톱퍼로 사용한 PR의 잔류(56)로 인해 소자의 전기적인 특성이 저하될 수 있다.
본 발명은 한번의 이온도핑으로 LDD 구조의 박막 트랜지스터를 제작하는 방법에 관해 개시하고 있으며, 제작 공정의 단순화를 통해 저 가격의 소자를 제공하는데 그 목적이 있다.
그리고, 본 발명에서는 이온 스톱퍼로 사용한 포토레지스트(PR)에 의한 소자의 신뢰성 저하를 방지하는 것에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명에서는 기판 상에 제 1 비정질 실리콘을 증착하는 단계와; 상기 제 1 비정질 실리콘 상에 포토 레지스터(PR)로 이온 스톱퍼를 형성하는 단계와; 상기 이온 스톱퍼가 형성된 제 1 비정질 실리콘 상에 이온도핑을 하여 제 1 전도형 비정질 소스 및 드레인 영역과 이온 스톱퍼 하부 순수 비정질 실리콘을 형성하고, 상기 이온 스톱퍼를 제거하는 단계와; 상기 제 1 비정질 실리콘 상에 제 2 비정질 실리콘을 증착하는 단계와; 상기 제 1 전도형 비정질 소스 및 드레인 영역과 상기 순수 비정질 실리콘 및 제 2 비정질 실리콘을 결정화하여, 상기 제 1 전도형 비정질 실리콘과 그 상부 제 2 다결정 실리콘을 제 1 전도형 다결정 소스 및 드레인 영역으로, 상기 순수 비정질 실리콘 및 그 상부 상기 제 2 다결정 실리콘을 액티브층으로, 상기 제 1 전도형 다결정 실리콘 소스 및 드레인 영역과 인접한 상기 액티브층의 일부를 제 2 전도형 다결정 소스 및 드레인 영역으로 형성하는 단계와; 상기 액티브층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계와; 상기 제 1 전도형 다결정 소스 및 드레인 영역과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법에 관해 개시하고 있다.
또한, 본 발명에서는 기판과; 상기 기판 상에 제 1 전도형 소스 및 드레인 영역을 포함하고 상기 제 1 전도형 소스 드레인 영역 사이에 형성된 액티브 영역을 포함하는 제 1 아일랜드와; 상기 제 1 전도형 소스 및 드레인 영역과 상기 액티브 영역 경계부근 상부에 형성된 탄화물과; 상기 탄화물을 포함하는 상기 제 1 아일랜드 상에 형성된 제 2 아일랜드와; 상기 탄화물에 의해 상기 제 1 전도형 소스 및 드레인 영역의 불순물이 상기 액티브 영역 쪽으로 수평 확산되어 형성된 제 2 전도형 소스 및 드레인 영역과; 상기 액티브 영역 상에 형성된 게이트 절연막 및 그 상에 형성된 게이트 전극과; 상기 제 1 전도형 소스 및 드레인 영역과 각각 접촉하는 소스 및 드레인 전극을 포함하는 박막 트랜지스터로, 상기 탄화물은 상기 제 1 전도형 소스 및 드레인 영역 형성시 사용된 잔류 포토 레지스터가 산화된 것을 특징으로 하는 박막 트랜지스터에 관해 개시하고 있다.
이하, 본 발명의 실시예에 따른 구성과 작용을 첨부된 도면을 참조하여 설명한다.
본 발명의 실시예는 이온 도핑시 이온 스톱퍼(Ion stopper)로 사용하는 PR 잔사에 의한 소자의 특성저하를 방지하는 것으로, 더욱 더 우수한 특성의 소자를 제작하기 위해 비정질 실리콘을 2중으로 증착하여 직접적으로 소자의 특성을 좌우하는 채널영역에 대한 잔사 PR의 영향을 줄이는 방법에 관한 것이다.
또한, 본 발명은 LDD 소자를 제작하는데 있어서, 이온 도핑을 1번만 하는 방 법에 관한 것이다.
도 5a 내지 도 5b에 도시된 도면에서와 같이, 완충층(50)이 증착된 기판(1) 상에 제 1 비정질 실리콘(52)을 소정의 두께로 증착한다. 이후 PR을 증착하고 사진식각 기술에 의해 이온 스톱퍼(54) 또는 도핑블록(doping block)을 형성한다.
이때, 상기 제 1 비정질 실리콘(52)은 전체 액티브층 두께의 약 3/5정도 두께로 증착한다.
이후, n-형 내지 p-형 도핑을 한다. 상기 n-형 또는 p-형 도핑은 5족 또는 3족원소의 가스가 포함된 PH3 또는 B2H6를 사용한다.
상기 도핑시에는 기판에 많은 열이 발생하게 된다. 따라서 상기 이온 스톱퍼(54)로 사용되는 PR을 제거해도 그의 가장자리 부근에는 상기 발생한 열에 의해 상기 제 1 비정질 실리콘(52) 상에 PR 잔류물질(56)이 남게된다.
상기 PR의 잔류물(56)은 그 구성 성분이 탄소(carbon : C)로 이루어지며, 상기 PR의 잔류물(56)이 종래의 박막 트랜지스터 구조에서는 소자의 특성 저하를 일으키는 원인이 되었다(도 5c 참조).
본 발명에서는 상기 잔류 PR(56)에 대한 소자의 특성 저하를 방지하기 위해 도 5d에 도시된 도면에서와 같이 상기 PR 잔류물(56)이 형성된 제 1 비정질 실리콘(52) 상에 제 2 비정질 실리콘(58)을 기존 두께의 2/5 가량 추가로 증착한다.
상기 제 2 비정질 실리콘(58)증착 후에 상기 제 1 및 제 2 비정질 실리콘(52, 58) 내에 존재하는 수소를 제거하기 위한 탈수소화 공정을 거쳐 결정화 공정을 수행한다.
상기 탈수소화 공정은 결정화 공정에서 생성된 다결정 실리콘의 물리적인 변형을 방지하기 위함이다.
상기 결정화 공정에서 상기 제 1 비정질 실리콘(52)과 제 2 비정질 실리콘(58) 사이에 존재하는 잔류 PR(56)의 탄소성분은 상기 도핑공정에서 사용된 3족 내지 5족의 불순물 원소를 수평방향으로 확산시키는 역할을 한다. 또한, 결정화 공정에서 도핑영역의 불순물은 상/하 방향으로 확산되어 활성화된다.
즉, 상기 결정화 공정에서 상기 잔류 PR의 탄소성분에 의해 도핑된 불순물은 최초 도핑 당시의 불순물 이온 농도보다 낮은 농도로 수평방향 확산을 하게 되어 자연적으로 고농도 불순물 영역(F)과 저농도 불순물 영역(E)의 2중의 불순물 영역을 갖는 LDD 구조의 박막 트랜지스터의 기초가 만들어지게 되는 것이다(도 6참조). 상기 수평확산 메커니즘에 대해서는 도 7에서 설명한다.
이후, 도 5e에 도시된 도면에서와 같이 결정화된 다결정 실리콘을 액티브층의 아일랜드(60)로 패터닝한후 게이트 절연막(62)과 게이트 전극(64)을 형성한다.
이 때, 상기 게이트 전극(64)은 LDD 영역(E)의 일부와 오버랩 되어도 무관하다. F 영역은 최초의 도핑영역에서 활성화된 영역 즉, 소스 및 드레인 영역을 나타낸다.
그리고, 도 5f에서와 같이 상기 게이트 전극(64) 및 기판(1) 전면에 걸쳐 보호막(66)을 증착하고 소스 및 드레인 영역(F) 상부에 콘택홀(68)이 형성되도록 패 터닝을 한다. 이후, 상기 콘택홀(68)을 통해 상기 소스 및 드레인 영역(F)과 각각 접촉하는 소스 및 드레인 전극(70, 72)을 형성한다.
도 6은 잔류 포토 레지스터에 의한 불순물 확산을 도시한 도면이다.
도 7은 본 발명에 따른 불순물 확산 메커니즘을 설명하기 위한 도면으로, 제 1 비정질 실리콘(52)과 제 2 비정질 실리콘(58)의 계면에 존재하는 PR 성분인 탄소는 결정화 과정에서 상기 계면에서 실리콘-탄소(Si-C)의 결합구조로 바뀌게 되고, 상기 탄소 성분에 의해 도핑된 불순물 이온들이 도핑영역(F)에서 LDD 영역(E) 쪽으로 수평 내지는 상/하로 확산되게 되는 것이다.
상술한 바와 같이 본 발명의 바람직한 실시예를 따라 LDD 소자를 제작 할 경우에 다음과 같은 효과가 있다.
첫째, 한번의 이온도핑 공정으로 LDD 소자를 제작하여, 제조원가 절감 및 수율을 향상할 수 있는 장점이 있다.
둘째, 액티브층을 2중으로 형성하여 과거 포토레지스트에 의한 계면 불량에 따른 신뢰성의 저하를 방지할 수 있는 장점이 있다.
셋째, 간단한 공정으로 소자를 제작할 수 있으며, 효과적으로 열전자 효과를 억제하여 소자의 신뢰성을 향상할 수 있는 장점이 있다.
Claims (12)
- 기판 상에 제 1 비정질 실리콘을 증착하는 단계와;상기 제 1 비정질 실리콘 상에 포토 레지스터(PR)로 이온 스톱퍼를 형성하는 단계와;상기 이온 스톱퍼가 형성된 제 1 비정질 실리콘 상에 이온도핑을 하여 제 1 전도형 비정질 소스 및 드레인 영역과 이온 스톱퍼 하부 순수 비정질 실리콘을 형성하고, 상기 이온 스톱퍼를 제거하는 단계와;상기 제 1 비정질 실리콘 상에 제 2 비정질 실리콘을 증착하는 단계와;상기 제 1 전도형 비정질 소스 및 드레인 영역과 상기 순수 비정질 실리콘 및 제 2 비정질 실리콘을 결정화하여, 상기 제 1 전도형 비정질 실리콘과 그 상부 제 2 다결정 실리콘을 제 1 전도형 다결정 소스 및 드레인 영역으로, 상기 순수 비정질 실리콘 및 그 상부 상기 제 2 다결정 실리콘을 액티브층으로, 상기 제 1 전도형 다결정 실리콘 소스 및 드레인 영역과 인접한 상기 액티브층의 일부를 제 2 전도형 다결정 소스 및 드레인 영역으로 형성하는 단계와;상기 액티브층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계와;상기 제 1 전도형 다결정 소스 및 드레인 영역과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 1 비정질 실리콘의 두께는 상기 액티브층 두께의 3/5 근처인 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 2 비정질 실리콘의 두께는 상기 액티브층 두께의 2/5 근처인 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 제 1 전도형 다결정 소스 및 드레인 영역은 상기 제 2 전도형 다결정 소스 및 드레인 영역보다 불순물 이온 농도가 큰 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 게이트 절연막 및 상기 게이트 전극은 상기 액티브층을 포함하여 상기 제 2 전도형 다결정 소스 및 드레인 영역 일부를 각각 포함하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 기판 상에 실리콘 산화막을 증착하는 단계를 더욱 포함하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 이온도핑은 3족 또는 5족의 원소를 포함하는 PH3 또는 B2H6를 사용하는 박막 트랜지스터 제조방법.
- 기판과;상기 기판 상에 제 1 전도형 소스 및 드레인 영역을 포함하고 상기 제 1 전도형 소스 드레인 영역 사이에 형성된 액티브 영역을 포함하는 제 1 아일랜드와;상기 제 1 전도형 소스 및 드레인 영역과 상기 액티브 영역 경계부근 상부에 형성된 탄화물과;상기 탄화물을 포함하는 상기 제 1 아일랜드 상에 형성된 제 2 아일랜드와;상기 탄화물에 의해 상기 제 1 전도형 소스 및 드레인 영역의 불순물이 상기 액티브 영역 쪽으로 수평 확산되어 형성된 제 2 전도형 소스 및 드레인 영역과;상기 액티브 영역 상에 형성된 게이트 절연막 및 그 상에 형성된 게이트 전극과;상기 제 1 전도형 소스 및 드레인 영역과 각각 접촉하는 소스 및 드레인 전극을 포함하는 박막 트랜지스터로, 상기 탄화물은 상기 제 1 전도형 소스 및 드레인 영역 형성시 사용된 잔류 포토 레지스터가 산화된 것을 특징으로 하는 박막 트랜지스터.
- 청구항 8에 있어서,상기 제 1 전도형 소스 및 드레인 영역은 상기 제 2 전도형 소스 및 드레인 영역보다 불순물 이온 농도가 큰 박막 트랜지스터.
- 청구항 8에 있어서,상기 게이트 절연막 및 상기 게이트 전극은 상기 액티브 영역을 포함하여 상기 제 2 전도형 소스 및 드레인 영역 일부를 각각 포함하는 박막 트랜지스터.
- 청구항 8에 있어서,상기 기판 상에 형성된 실리콘 산화막을 더욱 포함하는 박막 트랜지스터.
- 청구항 8에 있어서,상기 제 1 및 제 2 전도형 소스 및 드레인 영역은 3족 또는 5족의 원소를 포함하는 PH3 또는 B2H6로 구성된 불순물을 포함하는 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023830A KR100540885B1 (ko) | 1999-06-23 | 1999-06-23 | 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023830A KR100540885B1 (ko) | 1999-06-23 | 1999-06-23 | 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003517A KR20010003517A (ko) | 2001-01-15 |
| KR100540885B1 true KR100540885B1 (ko) | 2006-01-12 |
Family
ID=19594736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023830A KR100540885B1 (ko) | 1999-06-23 | 1999-06-23 | 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100540885B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101036716B1 (ko) * | 2004-07-27 | 2011-05-24 | 엘지디스플레이 주식회사 | Ｃｍｏｓ 박막트랜지스터 및 그 제조방법 |
| KR100731430B1 (ko) * | 2005-10-20 | 2007-06-21 | 삼성에스디아이 주식회사 | 이중 활성층을 갖는 박막트랜지스터 및 그 제조방법과,상기 박막트랜지스터를 사용한 평판표시장치,유기전계발광표시장치 및 액정표시장치 |
-
1999
- 1999-06-23 KR KR1019990023830A patent/KR100540885B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003517A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3094293B2 (ja) | 半導体デバイスの製造方法 | |
| KR0170061B1 (ko) | Mos트랜지스터를 가지는 반도체장치 및 그 제조방법 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
| KR100258378B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP2000077613A (ja) | 半導体装置の製造方法 | |
| KR100574172B1 (ko) | 반도체 소자의 제조방법 | |
| JP3447958B2 (ja) | 半導体装置及びその製造方法 | |
| US7824987B2 (en) | Method of manufacturing a semiconductor device including a SRAM section and a logic circuit section | |
| JP2001007325A (ja) | 電界効果型トランジスタ | |
| KR100540885B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| US6597038B1 (en) | MOS transistor with double drain structure for suppressing short channel effect | |
| JPH0552069B2 (ko) | ||
| JPH1145999A (ja) | 半導体装置およびその製造方法ならびに画像表示装置 | |
| KR100317637B1 (ko) | 반도체 소자 및 박막 트랜지스터 제조방법 | |
| KR100685879B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP3714757B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR100201779B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100598284B1 (ko) | 반도체 소자 제조방법 | |
| JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH042168A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| JP3120372B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2608627B2 (ja) | 半導体装置の製造方法 | |
| KR100498592B1 (ko) | 모스트랜지스터 및 그 제조 방법 | |
| KR960003863B1 (ko) | 불순물이 도프된 매입영역을 가진 반도체장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |