JP3094293B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス及
びその製造方法に係り、特に半導体デバイスの特性を向
上させることができる半導体デバイス及びその製造方法
に関するものである。
【０００２】
【従来の技術】半導体デバイスのＭＯＳ技術は、シリコ
ンの表面を良質の絶縁特性を持つシリコン酸化膜で処理
するものであり、トランジスタの特性及び製造方法に革
新的な改良をもたらした。この類のＭＯＳデバイスには
ｐＭＯＳ、ｎＭＯＳ、そしてＣＭＯＳがある。ＭＯＳデ
バイスは、初期には消費電力が小さく且つ集積回路制作
時に比較的にプロセスコントロールし易いｐＭＯＳデバ
イスを主として用いたが、デバイスのスピードを重要視
するにつれて、正孔の移動度よりも約２．５倍程度速い
電子の移動を利用したｎＭＯＳデバイスをよく用いるよ
うになった。ＣＭＯＳデバイスは、集積密度及び製造プ
ロセスの面ではｐＭＯＳやｎＭＯＳデバイスよりも複雑
であるものの、消費電力が遥かに小さいという特徴があ
る。これにより、半導体デバイスのメモリ部はｎＭＯＳ
を使用し、周辺回路部ではＣＭＯＳを使用する方式に変
わっている。
【０００３】かかるＭＯＳデバイスは、高集積化及び高
速化のために徐々にデバイスのサイズ、特にチャネル長
を小さくして製造するようになった。その結果、ソース
とドレイン領域間の間隙は減少した。一方、電源電圧は
通常通りの５Ｖを依然として使用しているので、ＭＯＳ
デバイスの内部の電界強度はそれだけ増加する。又、高
集積化のためにチャネル長をより減少させるにしたがっ
て、キャリヤがソースからチャネルへ流れる間に上記し
た電界から高いエネルギーを得るため、ドレイン側に到
達する時には、キャリヤは周辺のデバイス温度よりも遥
かに高い温度を得る。これにより、このキャリヤによっ
て衝突電離が発生する。かかる現象は、電子が正孔より
も衝突電離を起こし易いため、ｐＭＯＳデバイスよりは
ｎＭＯＳデバイスで更に大きな問題である。
【０００４】このようなキャリヤ衝突の影響で生成され
た電子、正孔対のうち、ｎＭＯＳデバイスの場合に電子
はｎ型不純物領域のドレインへ流れるのに対して、正孔
はｐ型不純物のドープされた領域の基板側へ流れる。そ
して、正孔による電流が基板電流を形成する。又、一部
の正孔はソース側へも流れ、ｐｎ接合が順方向にバイア
スされ、ｎｐｎトランジスタの作用により更に多い電流
が流れる。これにより、衝突電離が生じれば生じるほど
ドレイン電流をより一層増加させる。
【０００５】ついに、チャネル中のキャリヤがドレイン
付近の高電界により加速されることにより、そのエネル
ギーが基板とゲート酸化膜との間のバリヤよりも大きく
なり、ホットエレクトロン（熱電子）となってゲート酸
化膜に注入される。その注入されるエレクトロンをチャ
ネルホットエレクトロンという。このように、ゲート酸
化膜内に注入された電子又は正孔はゲート酸化膜中にト
ラップされる。また、基板とゲート酸化膜との境界にエ
ネルギーレベルを生成させることでしきい値電圧を変化
させるか、又は相互コンダクタンスを低下させるという
問題を発生させる。上記したような現象をホットキャリ
ヤ効果という。このホットキャリヤ効果はドレイン付近
のピンチオフ領域で発生する高電界に起因する。このた
め、この問題を改善するために、ドレインとチャネルと
の間に低濃度で不純物の濃度が緩慢に変化するプロファ
イルを有する低濃度層を形成して高電界を減少させてホ
ットキャリヤ効果を改善させるＬＤＤ構造のＭＯＳトラ
ンジスタが提案されている。
【０００６】ＬＤＤ構造の特徴は、自己整列された低濃
度不純物領域（ＬＤＤ領域）がチャネル領域とチャネル
領域の両側の高濃度不純物領域（ソース／ドレイン領
域）との間に位置することにある。これは、高い印加電
圧でもソースから印加されたキャリヤが急に加速されな
いようにしてホットキャリヤによる電流の不安定性を解
決する。しかしながら、低濃度のＬＤＤ領域は高濃度の
ソース／ドレイン領域に比べて相対的に低濃度（約１／
１０００）なので、この領域の抵抗が寄生抵抗として作
用して駆動電流を減少させる。結局、ＬＤＤ領域の不純
物濃度を高くすると基板電流が増加してホットキャリヤ
効果がひどくなり、濃度を低くすると寄生抵抗の影響で
駆動電流を減少させる。このため、ＬＤＤ構造とする場
合、不純物領域の不純物の濃度を決める際に上記した不
純物の量による性質を考慮しなければならない。
【０００７】従来のＬＤＤ領域及び高濃度のソース／ド
レイン領域を形成させる、通常的に最もよく用いられる
方法は、ゲート電極をマスクとして用いてイオン注入工
程でゲート電極の両側面に低濃度のＬＤＤ領域を形成し
た後、ゲート電極の側面に酸化膜を用いて側壁スペーサ
を形成した後、側壁スペーサ及びゲート電極をマスクと
して用いてイオン注入工程で高濃度のソース／ドレイン
領域を形成する方法である。このとき、上記方法により
形成されたＬＤＤ構造のＭＯＳトランジスタではドレイ
ン領域だけでなくソース領域側にも低濃度不純物領域が
形成される。その外、ソース／ドレイン領域からチャネ
ル方向へのチャネル付近の深い部分にソース／ドレイン
の低濃度不純物領域を囲む形状にポケット領域を形成し
てパンチスルーを防止したＭＯＳＦＥＴデバイスもあ
る。
【０００８】以下、添付図面を参照して従来の半導体デ
バイスのＭＯＳトランジスタの製造方法を説明する。図
１〜図７は従来の半導体デバイスのＭＯＳトランジスタ
の製造工程を示す断面図である。まず、図１に示すよう
に、半導体基板１に通常の工程を用いてウェル領域２を
形成する。図２に示すように、半導体基板１の隔離領域
に隔離膜３を形成する。
【０００９】図３に示すように、半導体基板１に形成さ
れたウェル領域２の表面からしきい値電圧ＶT を調節す
るためのチャネルイオンを注入する。図４に示すよう
に、隔離膜３を含んだ半導体基板１の全面にゲート酸化
膜４を形成する。図５に示すように、ゲート酸化膜４の
所定領域上にゲート電極５を形成する。ゲート電極５の
上側には高融点金属６及びキャップゲート酸化膜７が形
成されている。半導体デバイスを高集積化すればするほ
どゲート電極５の幅は狭くなる。
【００１０】図６に示すように、ゲート電極５をマスク
として用いてイオン注入工程でゲート電極５の両側のウ
ェル領域２にウェル領域２とは反対導電型の低濃度不純
物イオンを注入して、ＬＤＤ領域８を形成する。ＬＤＤ
領域８の間のウェル領域２はチャネル領域１０である。
次いで、キャップゲート酸化膜７、高融点金属６、及び
ゲート電極５の側面に側壁スペーサ９を形成する。図７
に示すように、ゲート電極５と側壁スペーサ９をマスク
として用いて側壁スペーサ９の両側下部のウェル領域２
にウェル領域２とは反対導電型の高濃度不純物イオンを
注入してソース／ドレイン領域１１を形成する。
【００１１】
【発明が解決しようとする課題】従来の半導体デバイス
のＭＯＳトランジスタの製造方法においては以下のよう
な問題点があった。ソース／ドレイン領域がウェル領域
に接するよう形成されているため、ソース／ドレイン領
域から発生した漏洩電流がウェル領域へ流れることを防
止することができず、漏洩電流の発生を防止することが
できない。このため、半導体デバイスのトランジスタと
しての信頼度が低下する。ウェル領域とソース／ドレイ
ン領域とは互いに異なる導電型の不純物から形成される
ため、その境界に寄生キャパシタンスが発生してトラン
ジスタの駆動速度が低下する。高集積化によりチャネル
領域が短くなることにより、チャネル領域の下方の基板
のバルクから発生するソース／ドレイン領域間のパンチ
スルーを防止することができないため、記憶維持の劣化
が生ずる。ソース／ドレイン領域を形成するための不純
物イオン注入の工程時に、不純物イオン注入の深さを完
ぺきに制御することができない。
【００１２】本発明は上記した従来の半導体デバイスの
製造方法の問題を解決するためになされたものであり、
その目的は、漏洩電流、寄生キャパシタンス及びパンチ
スルー等を防止してデバイス特性の劣化を防止して半導
体デバイスの特性を向上させるようにすることである。
【００１３】
【課題を解決するための手段】本発明の基本的な特徴
は、半導体基板内のソース／ドレイン領域の基板との境
界の部分に絶縁膜を形成したことである。より具体的に
は、第１導電型の半導体基板のチャネル領域を形成する
箇所に突出部を形成させ、その突出部の上部表面を除い
た半導体基板の表面に絶縁膜を形成させ、その絶縁膜を
形成させた基板の上並びに突出部の上側表面に半導体層
を形成させ、その半導体層の突出部の上側の部分をチャ
ネル領域とし、それ以外の部分をソース／ドレイン領域
とし、その境界にＬＤＤ領域を形成させたことを特徴と
する。
【００１４】本発明の半導体デバイスの製造方法は、第
１導電型の半導体基板にチャネル領域及びソース／ドレ
イン領域を定め、ソース／ドレイン領域の半導体基板を
所定の深さにエッチングしてチャネル領域に突出部を形
成させ、半導体基板の表面に絶縁膜、その上に第１半導
体層を突出部の表面を越える厚さに形成し、半導体基板
の突出部の上側表面が露出するまで第１半導体層及び絶
縁膜をエッチングし、露出された半導体基板及び残され
た第１半導体層の全面に第２半導体層を形成し、第２半
導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上の突
出部の上側にゲート電極を形成し、ゲート電極の両側の
第１、第２半導体層に第２導電型の不純物領域を形成す
ることを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の半導体デバイス及
びその製造方法を添付図面に基づいて説明する。図８は
本発明実施形態の半導体デバイスのＭＯＳトランジスタ
の断面構造図である。本実施形態による半導体デバイス
であるＭＯＳトランジスタは、図２に示すように、半導
体基板のチャネル形成領域の部分に突出部２３が形成さ
れ、その突出部の側面及びその他の基板表面、すなわち
突出部２３の上部表面を除いた半導体基板２１の表面に
絶縁膜２４が形成されている。そして突出部２３の表面
と絶縁膜２４を形成させた基板の表面には半導体層３７
が形成されている。この半導体層３７は突出部２３の上
側その他の基板の上側がほぼ面一となるように形成させ
てある。従って、突出部２３表面の半導体層３７は薄
く、その他の箇所では厚く形成されている。この突出部
２３の上面の半導体層３７がチャネル領域２９となる部
分で、その他の部分がソース／ドレイン領域３６であ
る。その半導体層３７の上側にゲート絶縁膜３０が形成
され、その上にゲート電極３１が形成されている。この
ゲート電極３１はいうまでもなくチャネル領域の上側、
すなわち突出部２３の上側に形成される。
【００１６】半導体基板２１は第１導電型であり、ソー
ス／ドレイン領域３６、すなわち不純物領域は第２導電
型の不純物が注入されている。絶縁膜２４は酸化膜及び
窒化膜のうちいずれかで形成し、半導体基板２１に突出
させた突出部２３の垂直高さよりも薄く形成する。半導
体層３７はポリシリコン及びエピタキシャル層のいずれ
かで形成する。不純物領域３６のゲート電極３１と反対
側の側面にはトレンチ２７が形成され、その中に隔離膜
２８が設けられている。又、チャネル領域２９と突出部
２３の両側の半導体層３７との境界、すなわちチャネル
領域２９とソース／ドレイン領域３６との間に第２導電
型のＬＤＤ領域３４が形成され、ゲート電極３１の上側
には高融点金属３２、キャップゲート絶縁膜３３が形成
され、前記キャップゲート絶縁膜３３、高融点金属３２
及びゲート電極３１の側面には側壁スペーサ３７が形成
されている。
【００１７】以下上記実施形態のトランジスタの製造方
法を図９〜図１９に基づいて説明する。まず、図９に示
すように、半導体基板２１に通常の工程を用いて第１導
電型のウェル領域２２を形成する。図１０に示すよう
に、チャネル領域を決め、チャネル領域以外の半導体基
板２１を所定の深さに除去して半導体基板２１に突出部
２３を形成する。このとき、半導体基板２１を１５００
〜５０００Å程度エッチングする。すなわち、突出部２
３は１５００〜５０００Åの厚さに形成する。上記した
エッチング深さはソース／ドレインの接合深さに後で説
明する工程で形成される絶縁膜２４の厚さを足した深さ
である。
【００１８】図１１に示すように、突出部２３を形成さ
せた半導体基板２１の表面に絶縁膜２４を形成する。こ
の絶縁膜２４は酸化膜及び窒化膜のうち一つまたはそれ
以上で形成し、５００〜３５００Å程度の厚さに形成す
る。すなわち、突出部２３の高さよりも薄い厚さに形成
する。図１２に示すように、絶縁膜２４上に第１半導体
層２５を形成する。この第１半導体層２５はポリシリコ
ンを用いて形成する。図１３に示すように、突出部２３
の表面が露出されるまで第１半導体層２５及び絶縁膜２
４を研磨する。この研磨は化学機械的研磨（ＣＭＰ）を
利用する。この研磨によって、第１半導体層２５はチャ
ネル領域以外の領域にのみ形成され、さらに第１半導体
層２５は絶縁膜２４により半導体基板２１と隔離され
る。
【００１９】図１４に示すように、第１半導体層２５と
絶縁膜２５とを研磨して突出部２３の表面を露出させた
第１半導体層２５上に第２半導体層２６を形成する。こ
れにより、突出部２３の表面には第２半導体層２６の
み、それ以外の箇所では第１、第２半導体層２５、２６
からなる半導体層が形成される。この第２半導体層２６
は第１半導体層２５と同じ物質から形成する。すなわ
ち、ポリシリコンから形成する。したがって、以下では
これらの第１、第２半導体層を一緒にして半導体層３７
と称する。ポリシリコンを用いて第１、第２半導体層２
５、２６を形成して半導体層３７を完成する方法の外
に、第１半導体層２５を形成させた後、半導体基板２１
のウェル領域２２をエピタキシャル成長させて第２半導
体層２６を形成する工程を行ってもよい。図１５に示す
ように、隔離領域を定め、その隔離領域の第２、第１半
導体層２６、２５、絶縁膜２４をエッチングし、さらに
半導体基板２１をも所定の深さだけエッチングしてトレ
ンチ２７を形成し、この後トレンチ２７内にのみ絶縁物
質を形成して隔離膜２８を形成する。すなわち、浅いト
レンチ構造（ＳＴＩ：Shallow Trench Isolation）の隔
離膜２８を形成する。
【００２０】図１６に示すように、半導体層３７の表面
からチャネルイオンを注入してチャネル領域２９を形成
する。図１７に示すように、半導体層３７を含んだ基板
の全面にゲート絶縁膜３０を形成する。図１８に示すよ
うに、ゲート絶縁膜３０上にポリシリコン層、高融点金
属３２、及びキャップゲート絶縁膜３３を順次形成した
後、突出部２３と同一位置の上側のゲート絶縁膜３０上
にのみ残るようにキャップゲート絶縁膜３３、高融点金
属３２、及びポリシリコン層を選択的にパターニング
（フォトリソグラフィー工程＋エッチング工程）して、
ゲート電極３１を形成する。次いで、ゲート電極３１を
マスクとして用いた低濃度不純物イオン注入工程で前記
ゲート電極３１の両側面の前記半導体層３７に第１導電
型のウェル領域２２とは反対導電型の不純物イオンを注
入してＬＤＤ領域３４を形成する。
【００２１】図１９に示すように、キャップゲート絶縁
膜３３、高融点金属３２、及びゲート電極３１の側面に
側壁スペーサ３５を形成する。次いで、側壁スペーサ３
５とゲート電極３１をマスクとして用いてゲート電極３
１及び側壁スペーサ３５の両側面の半導体層３７に第１
導電型のウェル領域２２とは反対導電型の高濃度不純物
イオンを注入して第２導電型の不純物領域３６を形成す
る。このとき、絶縁膜２４により第２導電型の不純物イ
オンの注入深さは制限される。すなわち、図１０、図１
１で説明したように、第２導電型の不純物領域３６の深
さは１０００〜４５００Å程度になり、１Ｇビット級以
上のＤＲＡＭで要求する接合深さまで収容可能である。
【００２２】
【発明の効果】請求項１の発明によれば、ソース／ドレ
イン領域と基板との間に絶縁層が形成されているので、
漏洩電流、パンチスルー等の発生を防止することができ
る。請求項２の発明によれば、基板に突出部を有し、そ
の上にチャネル領域が、その両側に第２導電型の不純物
領域のソース／ドレイン領域が形成されているのでソー
ス／ドレイン領域を厚く形成させることができ、かつソ
ース／ドレイン領域が形成される領域に絶縁膜が形成さ
れているため、漏洩電流、パンチスルー等の発生を防止
することができる。請求項３の発明によれば、絶縁膜の
厚さが半導体基板の突出部の垂直高さよりも薄いため、
第２導電型の不純物領域の形成される半導体層間のパン
チスルーを効果的に防止することができる。請求項４の
発明によれば、チャネル領域が突出部と同一位置の半導
体層に形成され、その両側にはＬＤＤ領域が形成される
ため、ホットキャリヤを防止することができる。請求項
５の発明によれば、ソース／ドレイン領域の形成領域に
先に絶縁膜を形成した後、ソース／ドレイン領域として
用いる第２導電型の不純物領域を形成するため、漏洩電
流、パンチスルー等の発生を防止することができる。請
求項６の発明によれば、ソース／ドレイン領域の接合深
さを計算するため、最適な厚さのソース／ドレイン領域
を形成してＭＯＳトランジスタの信頼度を向上させるこ
とができる。請求項７の発明によれば、ＬＤＤ領域を形
成するため、ホットキャリヤ等の問題を防止することが
できる。
【図面の簡単な説明】
【図１】〜
【図７】従来の半導体デバイスのＭＯＳトランジスタの
製造工程を示す断面図。
【図８】本発明実施形態の半導体デバイスのＭＯＳトラ
ンジスタの断面図。
【図９】〜
【図１９】本発明実施形態の半導体デバイスのＭＯＳト
ランジスタの製造工程を示す断面図。
【符号の説明】
２１ 半導体基板 ２２ 第１導電型のウェル領域 ２３ 突出部 ２４ 絶縁膜 ２５ 第１半導体層 ２６ 第２半導体層 ２７ トレンチ ２８ 隔離膜 ２９ チャネル領域 ３０ ゲート絶縁膜 ３１ ゲート電極 ３２ 高融点金属 ３３ キャップゲート絶縁膜 ３４ ＬＤＤ領域 ３５ 側壁スペーサ ３６ 第２導電型の不純物領域 ３７ 半導体層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−169080（ＪＰ，Ａ) 特開 平３−188665（ＪＰ，Ａ) 特開 昭61−265859（ＪＰ，Ａ) 特開 平11−8379（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板にチャネル領域
    及びソース／ドレイン領域を定め、ソース／ドレイン領
    域の半導体基板を所定の深さにエッチングしてチャネル
    領域に突出部を形成させる段階と、 半導体基板の表面に絶縁膜、その上に第１半導体層を突
    出部の表面を越える厚さに形成する段階と、 半導体基板の突出部の上側表面が露出するまで第１半導
    体層及び絶縁膜をエッチングする段階と、 露出された半導体基板及び残された第１半導体層の全面
    に第２半導体層を形成する段階と、 第２半導体層上にゲート絶縁膜を形成する段階と、 ゲート絶縁膜上の突出部の上側にゲート電極を形成する
    段階と、 ゲート電極の両側の第１、第２半導体層に第２導電型の
    不純物領域を形成する段階とを備えることを特徴とする
    半導体デバイスの製造方法。
  2. 【請求項２】 ソース／ドレイン領域の半導体基板のエ
    ッチング深さは、ソース／ドレイン領域の接合深さに後
    続工程で形成される前記絶縁膜の厚さを足した深さであ
    ることを特徴とする請求項１に記載の半導体デバイスの
    製造方法。
  3. 【請求項３】 第２導電型の不純物領域を形成する段階
    は、 ゲート電極の側面の第１、第２半導体層に第２導電型の
    低濃度不純物イオンを注入してＬＤＤ領域を形成する段
    階と、 ゲート電極の側面に側壁スペーサを形成する段階と、 ゲート電極及び側壁スペーサをマスクとして用いて前記
    第１、第２半導体層に第２導電型の高濃度不純物イオン
    を注入する段階とを備えることを特徴とする請求項１に
    記載の半導体デバイスの製造方法。
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