CN103578936B - 一种制作半导体器件的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 12
- 239000003989 dielectric material Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000000407 epitaxy Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 21
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 72
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000011982 device technology Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种制作半导体器件的方法，包括：A）提供半导体衬底，所述半导体衬底上形成有栅极结构；B）在所述栅极结构两侧的所述半导体衬底中形成第一凹槽和第二凹槽；C）采用流动性化学气相沉积法在所述第一凹槽和所述第二凹槽的底部形成低k介电层；以及D）在所述第一凹槽和所述第二凹槽中的所述低k介电层上分别形成源极和漏极。本发明的方法采用流动性化学气相沉积法来形成埋氧化层，并且埋氧化层的材料为低k介电材料，因此不但可以解决采用热氧化工艺所带来的热预算问题，还可以有效地降低寄生电容。
Description
技术领域
本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
背景技术
随着半导体技术的发展，器件的特征尺寸降低至32nm以下的技术结点。此时，传统的CMOS体硅技术制备的场效应晶体管，由于受到严重的短沟道效应和其它寄生效应的影响，在应用方面受到很大的限制。短沟道效应可能导致源极和漏极穿通而增大漏电流，而寄生电容将降低器件的固有频率。
基于上述影响，绝缘体上硅（SiliconOnInsulator，SOI）技术（尤其是全耗尽SOI器件）应运而生。图1为现有的SOI半导体氧化物晶体管的示意图。如图1所示，SOI衬底100上形成有栅极101，栅极101两侧形成有间隙壁105。源极102和漏极103形成在栅极101两侧的SOI衬底100中，且由埋氧化层104包围。SOI半导体氧化物晶体管能够很好地抑制短沟道效应，获得较小的阈值电压波动和接近理想的亚阈值斜率。此外，由于器件形成在氧化硅上，因此还能够减小寄生的结电容，进而提高器件的速度。但是，由于埋氧化层104通常是由热氧化方法形成的，因此埋氧化层104的形成会引入过多的热预算。考虑到热预算的影响，通常仅形成非常薄的埋氧化层104，但由于埋氧化层104的介电常数较大，因此使其不足以使寄生电容降低至理想水平。
因此，目前急需一种制作半导体器件的方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：A）提供半导体衬底，所述半导体衬底上形成有栅极结构；B）在所述栅极结构两侧的所述半导体衬底中形成第一凹槽和第二凹槽；C）采用流动性化学气相沉积法在所述第一凹槽和所述第二凹槽的底部形成低k介电层；以及D）在所述第一凹槽和所述第二凹槽中的所述低k介电层上分别形成源极和漏极。
优选地，在所述A）步骤之后还包括：在所述栅极结构的两侧形成偏移间隙壁；执行浅掺杂离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成浅掺杂区。
优选地，形成所述第一凹槽和所述第二凹槽的方法为自对准刻蚀。
优选地，所述C）步骤包括：采用流动性化学气相沉积法在所述栅极结构上以及所述第一凹槽和所述第二凹槽内形成低k介电材料层，其中所述第一凹槽和所述第二凹槽的底部的所述低k介电材料层的第一厚度大于其它区域的所述低k介电材料层的第二厚度；采用各向同性刻蚀法对所述低k介电材料层进行刻蚀，至露出所述栅极结构下方的沟道区域的侧面，以在所述第一凹槽和所述第二凹槽的底部形成所述低k介电层。
优选地，所述第一厚度为10-120nm，且所述第二厚度为5-20nm。
优选地，所述第一厚度与所述第二厚度之间的差值大于或等于10nm。
优选地，露出的所述沟道区域的厚度为5-30nm。
优选地，所述第一凹槽和所述第二凹槽的深度为20-150nm。
优选地，所述低k介电层的厚度为10-100nm。
优选地，所述低k介电层的相对介电常数为1-3.9。
优选地，所述D）步骤包括：在所述第一凹槽和所述第二凹槽中的所述低k介电层上形成外延层，所述外延层填满所述第一凹槽和所述第二凹槽；在所述栅极结构的两侧形成间隙壁；以及执行源漏离子注入工艺，以在所述外延层中形成所述源极和所述漏极。
优选地，所述外延层为硅外延层、碳硅外延层或锗硅外延层。
优选地，所述外延层的厚度为30-100nm。
综上所示，本发明的方法采用流动性化学气相沉积法来形成埋氧化层，并且埋氧化层的材料为低k介电材料，因此不但可以解决采用热氧化工艺所带来的热预算问题，还可以有效地降低寄生电容。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为现有的SOI半导体氧化物晶体管的示意图；
图2为根据本发明一个实施方式制作半导体器件的工艺流程图；以及
图3A-3L为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
图2示出了根据本发明一个实施方式制作半导体器件的工艺流程图，图3A-3L示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的制作方法。
执行步骤201，提供半导体衬底。
半导体衬底可以为以下所提到的材料中的至少一种：绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在半导体衬底中可以形成有掺杂区域（未示出），例如N型阱区和P型阱区。此外，半导体衬底中还可以包括隔离结构，例如浅沟槽隔离（STI）结构等，隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。
在半导体衬底上形成栅极结构，栅极结构包括栅介电层和栅材料层，其中栅介电层可以是包括以下材料层中的一层或多层所形成的单层结构或复合层结构，所述材料层包括氧化硅层、氮氧化硅层和氧化铪层等。作为示例，当栅介电层为氧化硅层层时，其可以利用氧化工艺在氧蒸气环境中温度约在800~1000摄氏度下将半导体衬底氧化而形成。栅材料层的材料可以多晶硅或形成金属栅极的材料。即所述栅极结构可以为多晶硅栅，也可以为金属栅。当栅极结构为金属栅时，栅材料层通常需要包括界面层、高k材料层和金属材料层。上述各层的材料和形成工艺以为本领域说熟知，因此不再详细描述。
下面将结合附图来说明根据本发明一个实施方式的形成栅极结构的方法。首先，如图3A所示，在半导体衬底300上依次形成栅介电层302、栅材料层303、硬掩膜层304和图案化的光刻胶层305。栅介电层302和栅材料层303材料和结构可以参照上文描述。接着，如图3B所示，以光刻胶层305为掩膜对硬掩膜层304进行刻蚀，并以硬掩膜层304为掩膜对栅介电层302和栅材料层303进行刻蚀。最后，如图3C所示，去除光刻胶层305，以形成栅极结构。栅极结构上的硬掩膜层304可以在后续工艺中对栅极结构起到保护作用，因此可以留待后续工艺去除。
为了降低短沟道效应，可以采用浅掺杂技术。如图3D所示，在栅极结构的两侧形成偏移间隙壁305。偏移间隙壁305的材料可以为氧化物和/或氮化物等。如图3E所示，执行浅掺杂离子注入工艺，以在栅极结构两侧的半导体衬底300中形成浅掺杂区306A和306B。
执行步骤202，在栅极结构两侧的半导体衬底中形成第一凹槽和第二凹槽。
如图3F所示，在栅极结构两侧的半导体衬底300中形成第一凹槽307A和第二凹槽307B。作为示例，形成第一凹槽307A和第二凹槽307B的方法可以为自对准刻蚀。第一凹槽307A和第二凹槽307B分别用于形成源极及其埋氧化层和漏极及其埋氧化层。因此，第一凹槽307A和第二凹槽307B的深度可以为20-150nm。
执行步骤203，采用流动性化学气相沉积法（flowableCVD）在第一凹槽和第二凹槽的底部形成低k介电层。
根据本发明一个实施方式，如图3G所示，采用流动性化学气相沉积法在栅极结构上以及第一凹槽307A和第二凹槽307B内形成低k介电材料层308。流动性化学气相沉积法可以在第一凹槽307A和第二凹槽307B的底部形成较厚的低k介电材料层，且在栅极结构上以及侧壁上形成较薄的低k介电材料层，以使得第一凹槽307A和第二凹槽307B的底部的低k介电材料层308具有第一厚度，而其它区域的低k介电材料层308具有第二厚度，其中第一厚度大于第二厚度。
如图3H所示，采用各向同性刻蚀法对低k介电材料层308进行刻蚀，至露出栅极结构下方的沟道区域320的侧面，并在第一凹槽307A和第二凹槽307B的底部形成低k介电层309。优选地，低k介电层309的厚度可以为10-100nm，以有效地降低寄生电容。为了进一步地降低寄生电容，优选地，低k介电层309的相对介电常数为1-3.9。此外，为了便于各向同性刻蚀后形成的低k介电层309的厚度符合要求，优选地，第一厚度为10-120nm，且第二厚度为5-20nm。更优选地，第一厚度与第二厚度之间的差值大于或等于10nm。并且为了避免低k介电材料对沟道区域320产生影响，优选地，露出的沟道区域320的厚度可以为5-30nm。
通过利用流动性化学气相沉积法的特性，在第一凹槽307A和第二凹槽307B的底部形成较厚的低k介电材料（用于形成埋氧化层），并在其它区域形成较薄的低k介电材料，并接着采用各项同性刻蚀法即可以仅在第一凹槽307A和第二凹槽307B的底部形成埋氧化层（低k介电层309），因此可以解决采用热氧化工艺形成埋氧化层带来的热预算问题。此外，相对于热氧化工艺来说，采用流动性化学气相沉积法可以相对少地受到材料的限制，因此可以采用低k介电层309作为埋氧化层，进而还可以降低寄生电容。
执行步骤204，在第一凹槽和第二凹槽中的低k介电层上分别形成源极和漏极。
如图3I所示，采用外延生长法在第一凹槽307A和第二凹槽307B中的低k介电层309上形成外延层310A和310B。外延层310A和310B分别填满第一凹槽307A和第二凹槽307B，以便于随后在外延层310A和310B中形成源极和漏极。作为示例，外延层310A和310B可以为硅外延层、碳硅外延层或锗硅外延层。优选地，外延层310A和310B的厚度可以为30-100nm。
当栅极结构上还具有硬掩膜层304时，可以在形成外延层310A和310B之后去除该硬掩膜层304，如图3J所示。
如图3K所示，在栅极结构的两侧形成间隙壁311。间隙壁311的材料可以为氧化物和/或氮化物等。
如图3L所示，执行源漏离子注入工艺，以分别在外延层310A和310B中形成源极311A和漏极311B。对于P型器件则注入P型掺杂剂；对于N型器件则注入P型掺杂剂。由于源漏离子注入工艺以为本领域的技术人员所熟知，因此不再详述。
综上所示，本发明的方法采用流动性化学气相沉积法来形成埋氧化层，并且埋氧化层的材料为低k介电材料，因此不但可以解决采用热氧化工艺所带来的热预算问题，还可以有效地降低寄生电容。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种制作半导体器件的方法，包括：
A)提供半导体衬底，所述半导体衬底上形成有栅极结构；
B)在所述栅极结构两侧的所述半导体衬底中形成第一凹槽和第二凹槽；
C)采用流动性化学气相沉积法在所述栅极结构上以及所述第一凹槽和所述第二凹槽内形成低k介电材料层，其中所述第一凹槽和所述第二凹槽的底部的所述低k介电材料层的第一厚度大于其它区域的所述低k介电材料层的第二厚度；
采用各向同性刻蚀法对所述低k介电材料层进行刻蚀，至露出所述栅极结构下方的沟道区域的侧面，以在所述第一凹槽和所述第二凹槽的底部形成所述低k介电层；以及
D)在所述第一凹槽和所述第二凹槽中的所述低k介电层上分别形成源极和漏极。
2.如权利要求1所述的方法，其特征在于，在所述A)步骤之后还包括：
在所述栅极结构的两侧形成偏移间隙壁；
执行浅掺杂离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成浅掺杂区。
3.如权利要求1所述的方法，其特征在于，形成所述第一凹槽和所述第二凹槽的方法为自对准刻蚀。
4.如权利要求1所述的方法，其特征在于，所述第一厚度为10-120nm，且所述第二厚度为5-20nm。
5.如权利要求1所述的方法，其特征在于，所述第一厚度与所述第二厚度之间的差值大于或等于10nm。
6.如权利要求1所述的方法，其特征在于，露出的所述沟道区域的厚度为5-30nm。
7.如权利要求1所述的方法，其特征在于，所述第一凹槽和所述第二凹槽的深度为20-150nm。
8.如权利要求1所述的方法，其特征在于，所述低k介电层的厚度为10-100nm。
9.如权利要求1所述的方法，其特征在于，所述低k介电层的相对介电常数为1-3.9。
10.如权利要求1所述的方法，其特征在于，所述D)步骤包括：
在所述第一凹槽和所述第二凹槽中的所述低k介电层上形成外延层，所述外延层填满所述第一凹槽和所述第二凹槽；
在所述栅极结构的两侧形成间隙壁；以及
执行源漏离子注入工艺，以在所述外延层中形成所述源极和所述漏极。
11.如权利要求10所述的方法，其特征在于，所述外延层为硅外延层、碳硅外延层或锗硅外延层。
12.如权利要求10所述的方法，其特征在于，所述外延层的厚度为30-100nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210261971.2A CN103578936B (zh) | 2012-07-26 | 2012-07-26 | 一种制作半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210261971.2A CN103578936B (zh) | 2012-07-26 | 2012-07-26 | 一种制作半导体器件的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103578936A CN103578936A (zh) | 2014-02-12 |
| CN103578936B true CN103578936B (zh) | 2016-04-06 |
Family
ID=50050465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210261971.2A Active CN103578936B (zh) | 2012-07-26 | 2012-07-26 | 一种制作半导体器件的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103578936B (zh) |
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2012
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|---|---|
| CN103578936A (zh) | 2014-02-12 |
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|---|---|---|---|
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